封裝測試OSAT L2 Test Engineer 企業培訓知識點

封裝測試OSAT L2 Test Engineer 企業培訓知識點
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封裝測試（OSAT）L2 Test Engineer 企業培訓手冊
Module / Test Engineer Training Manual
對齊 AI GPU × HBM × CoWoS × 高複雜測試體系
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🔷 第一篇｜角色定位與測試本質
Chapter 1｜Test Engineer 的產業定位
Chapter 2｜測試的本質（Quality Gate）
Chapter 3｜Electrical Yield 定義與商業影響
Chapter 4｜測試 vs 設計 vs 製程關係
Chapter 5｜AI GPU 測試挑戰（N3 / N2 / A16）
🔷 第二篇｜ATE 測試技術
Chapter 6｜ATE 架構與平台
Chapter 7｜Test Program 架構設計
Chapter 8｜Functional Test 設計
Chapter 9｜Parametric Test（電性測試）
Chapter 10｜Timing Test（關鍵）
Chapter 11｜Scan / BIST 測試
Chapter 12｜測試除錯（Debug）
🔷 第三篇｜測試覆蓋與策略
Chapter 13｜Test Coverage 本質
Chapter 14｜Coverage Matrix 設計
Chapter 15｜DFT 與 Coverage 關係
Chapter 16｜漏測（Escape）模型
Chapter 17｜過測（Overkill）模型
Chapter 18｜測試策略最佳化
🔷 第四篇｜測試數據與良率分析
Chapter 19｜Bin 分析
Chapter 20｜Fail Pattern 分析
Chapter 21｜Parametric Drift 分析
Chapter 22｜Wafer Sort vs Final Test
Chapter 23｜Yield Root Cause 方法論
Chapter 24｜與 L3 Yield Engineer 協同
🔷 第五篇｜Burn-in 與可靠度
Chapter 25｜Burn-in 原理
Chapter 26｜Burn-in 條件設計
Chapter 27｜Burn-in 與良率關係
Chapter 28｜可靠度測試（Reliability）
🔷 第六篇｜測試成本與效率
Chapter 29｜Test Time 模型
Chapter 30｜Test Time 優化技術
Chapter 31｜測試成本模型
Chapter 32｜產能與排程
🔷 第七篇｜進階測試（AI GPU / HBM）
Chapter 33｜HBM 測試挑戰
Chapter 34｜CoWoS / Chiplet 測試
Chapter 35｜未來測試技術
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Chapter 1｜Test Engineer 的產業定位
在 AI GPU、HBM 與 CoWoS 成為主流的時代，Test Engineer 的角色已從傳統「測試執行者」徹底升級為「出貨價值鏈的關鍵決策者」。過去半導體測試多針對單一 die 與功能驗證，結構相對單純；但在 AI 時代，一顆晶片往往包含邏輯 die、HBM stack、interposer、chiplet 與高速 I/O，測試對象已從元件級躍升至系統級。
這使 Test Engineer 的任務不再只是判定 Pass/Fail，而是必須確認功能完整性、電性穩定性、高速介面可靠度，以及在高溫高壓條件下的潛在失效風險。換言之，測試已成為產品是否能出貨、是否能轉化為營收的最後技術閘門。
在 OSAT 體系中，角色分層明確：L1 負責製造與操作，確保產品「被做出來」；L2 Test Engineer 則負責「證明產品可用」，透過測試程式、coverage 設計與數據分析，將製造成果轉化為可驗證品質；L3 則進一步整合設計、封裝與測試策略，使產品能穩定量產。
因此，L2 是人才體系中的關鍵躍遷點，其核心能力在於工程判斷與風險理解，而非單純操作。測試在出貨價值鏈中的本質，是將產品從「製造完成」轉換為「可銷售商品」。沒有測試，晶片只是成本；只有通過測試，才能成為營收。
在 AI 時代，測試更具放大效應：小幅提升 coverage、降低 test time 或優化 bin 分佈，都可能帶來顯著營收與毛利提升。因此 Test Engineer 不僅是品質守門者，更是良率放大器、產能釋放者與商業價值創造者。
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Chapter 2｜測試的本質（Quality Gate）
半導體測試的本質，並非單純的「檢查產品好壞」，而是一套完整的「風險治理系統」。傳統觀念將測試視為最後一道檢驗流程，但在 AI 晶片與先進封裝時代，測試實際上扮演的是 Quality Gate（品質閘門）的角色。
檢查（Inspection）是被動確認結果，而測試（Test）則是主動設計條件，透過電壓、溫度、頻率與壓力等手段，揭露潛在缺陷與邊界問題。因此測試關心的不只是「現在是否正常」，而是「在各種條件下是否仍然可靠」。
測試的核心價值在於「風險轉換」：將原本不可見、不可控的產品風險，轉化為可量測、可分類、可決策的工程資訊。這使企業能在出貨前決定哪些風險可接受、哪些必須攔下。
在此過程中，兩個關鍵風險必須平衡：
• Escape（漏測）：不良品流到客戶端，造成品牌與財務損失
• Overkill（誤殺）：良品被判為不良，造成營收流失
這兩者本質上都是「風險邊界設定錯誤」。測試過鬆會導致 Escape，過嚴則造成 Overkill。L2 Test Engineer 的核心能力，就是在品質、成本、產能與客戶需求之間找到最佳平衡點。
在 AI 時代，由於晶片價格高、結構複雜、測試成本昂貴，無法靠「全部測」解決問題，也不能過度放寬條件。因此測試策略必須更加精準。
總結而言，測試不是程式開發，也不是機台操作，而是企業風險決策的技術實現。Test Engineer 的真正角色，是將風險模型轉化為測試條件，並守住品質底線與營收能力。
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Chapter 3｜Electrical Yield 定義與商業影響
在 OSAT 體系中，Electrical Yield（電性良率）是最關鍵的商業指標，因為只有通過測試的晶片，才具備市場價值。與 Assembly Yield（封裝良率）不同，後者代表產品「被做出來的比例」，而 Electrical Yield 則代表產品「能夠被使用與銷售的比例」。
其本質可理解為：
👉 從成本轉化為營收的轉換率
在商業模型中：
• Yield 決定「可銷售數量」
• Bin 決定「單顆售價（ASP）」
因此，最終營收不僅取決於良率高低，也取決於產品在不同性能等級中的分佈。即使 Yield 相同，若高性能 bin 比例較低，營收仍會大幅下降。
在 AI GPU 時代，這種影響被進一步放大。由於單顆晶片價格高（可達數千至數萬美元），良率每提升 1%，都可能帶來巨額營收增長。同時，誤殺（Overkill）也會造成高價產品直接損失毛利。
測試工程師在此扮演關鍵角色，其透過：
• 測試條件設計
• Guard band 控制
• Coverage 優化
• 數據分析
不僅影響產品是否通過測試（Yield），也影響產品被分配到哪個 bin（ASP）。
此外，AI 時代的良率挑戰更高，因為：
• 多 die 結構 → 任一 fail 即整體失敗
• HBM 堆疊 → yield 呈指數下降
• 高速互連與高功耗 → timing 與熱問題增加
因此 Electrical Yield 不再只是製程結果，而是設計、製程、封裝與測試策略的綜合體現。
總結而言，Electrical Yield 是 OSAT 營收與獲利的核心槓桿，而 L2 Test Engineer 的價值，在於透過測試策略將良率與 bin 結構最佳化，直接影響企業的營收與競爭力。
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Chapter 4｜測試 vs 設計 vs 製程關係
在先進製程與 AI GPU 架構下，測試結果已不再是單一來源的輸出，而是設計、製程與封裝三者交互作用的最終表現。Test Engineer 若僅從「測試角度」看問題，將無法正確判斷 root cause，也難以提升良率與品質。
設計端決定產品的理論行為，包括功能邏輯、時序架構與 DFT（Design for Test）能力；製程端決定實際電性表現，如 leakage、threshold voltage 與變異分佈；封裝則影響電氣連接、熱行為與機械應力。而測試的角色，是將這些隱藏問題透過電性與功能表現揭露出來。
DFT 是設計與測試之間的關鍵橋樑。Scan 與 BIST 技術讓內部節點可觀測與可控制，使測試不只是黑箱驗證，而能定位問題來源。沒有良好 DFT，測試 coverage 受限，debug 成本將急遽上升。
此外，製程變異會在測試中呈現為 parametric shift，例如 leakage 偏高或 timing margin 減少；封裝問題則常表現為接觸不良或訊號不穩。Test Engineer 必須能從數據中判讀這些訊號，區分設計缺陷、製程漂移或封裝問題。
因此，L2 的核心能力在於「跨領域判讀」。測試不是孤立活動，而是整個半導體系統的交會點，Test Engineer 本質上是設計、製程與封裝之間的技術翻譯者與整合判讀者。
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Chapter 5｜AI GPU 測試挑戰（N3 / N2 / A16）
AI GPU 在先進節點（N3/N2/A16）下，測試難度呈指數級上升，其核心挑戰來自結構複雜性與高功耗特性。單顆產品通常包含邏輯 die、HBM stack、interposer 與 chiplet，測試對象已從單晶片轉變為系統級整合。
首先，高速互連與高頻運作使 timing margin 極小，任何製程或封裝微小偏差，都可能在 at-speed 測試中被放大成 fail。其次，HBM 的 3D 堆疊結構帶來 TSV defect、stack coupling 與熱影響問題，這些缺陷往往只在特定條件下出現。
第三，高功耗（700W→1500W）導致 thermal 與 IR drop 成為關鍵因素，測試必須模擬實際應用場景，否則容易出現客戶端失效（escape）。第四，測試成本極高，ATE 時間與 burn-in 資源有限，無法無限制增加測試項目。
因此 AI GPU 測試的核心，不是「測更多」，而是「測得更準」。Test Engineer 必須在 coverage、test time 與風險之間做最佳化設計。
總體而言，AI GPU 測試從傳統驗證轉變為「系統可靠度工程」，其挑戰在於如何在複雜結構與高成本限制下，建立高精度的 Quality Gate。
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Chapter 6｜ATE 架構與平台
ATE（Automatic Test Equipment）是半導體測試的核心平台，其能力直接決定測試精度、效率與成本。在 AI GPU 時代，ATE 不再只是測試工具，而是產能與營收的關鍵資產。
ATE 架構通常包含測試主機、測試卡（load board）、探針卡（probe card）與測試程式。其核心功能是提供電源、訊號刺激與量測能力，並透過多 site 測試提升 throughput。
不同產品需對應不同 ATE 平台，例如高頻、高速 I/O 需要高精度 timing 與 signal integrity 控制；HBM 測試則需大量並行通道與高速記憶體介面支援。
ATE 成本極高，因此測試策略必須考慮 test time。測試時間越長，產能越低，直接影響出貨能力與成本結構。因此 Test Engineer 必須在 coverage 與 test time 之間取得平衡。
此外，ATE 的穩定性也至關重要，例如 calibration、noise、contact 等問題，都可能導致 false fail 或 bin shift。
總結而言，ATE 是測試體系的基礎設施，其效能不僅影響品質，也影響產能與成本。對 L2 而言，理解 ATE 架構是優化測試策略的基本能力。
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Chapter 7｜Test Program 架構設計
Test Program 是測試策略的具體實現，其本質是將風險模型轉化為可執行的機器語言。好的測試程式，不只是功能驗證，而是完整品質策略的體現。
其架構通常包含初始化、功能測試、parametric 測試、timing 測試與 binning 邏輯。每個模組都對應特定風險，例如 functional test 驗證邏輯正確性，parametric test 評估電性邊界，timing test 確保高速穩定性。
Test Program 設計需考慮 coverage 與效率。過少測試會造成 escape，過多測試則增加 test time 與 overkill 風險。因此必須透過分析 defect mode 與產品特性，設計最有效的測試組合。
此外，程式穩定性亦關鍵，包括 multi-site variation、pattern order、timing margin 等因素，都可能影響結果一致性。
對 L2 而言，Test Program 不只是 coding，而是「風險策略工程化」。其優劣直接影響良率、成本與出貨品質，是測試工程的核心能力。
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Chapter 8｜Functional Test 設計
Functional Test 用於驗證產品是否能執行預期功能，是測試體系的基礎。對 AI GPU 而言，其功能測試不僅涵蓋基本邏輯，還包括複雜運算、記憶體存取與系統交互行為。
設計 Functional Test 時，需考慮不同 operating mode 與 corner case，確保所有關鍵功能被驗證。例如 GPU 中的計算單元、記憶體控制器與 I/O 通道，都需在不同條件下測試。
此外，Functional Test 必須與 DFT 結合，如 scan 與 BIST，可提升測試效率與 coverage。
挑戰在於：功能測試往往難以覆蓋所有 defect，且測試時間可能過長。因此需透過 pattern 優化與 test reduction 技術，提高效率。
總結而言，Functional Test 是品質驗證的第一層，但需與其他測試（parametric、timing）結合，才能形成完整 Quality Gate。
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Chapter 9｜Parametric Test（電性測試）
Parametric Test 用於量測電性參數，如電壓、電流、功耗與 leakage，是觀察產品健康狀態的重要手段。與 functional test 不同，它關注的是「是否接近邊界」，而非單純功能正確。
這類測試能揭露製程變異，例如 threshold shift、drive strength 下降或 leakage 增加。這些現象通常在產品失效前就已出現，是早期風險訊號。
Parametric 測試結果通常呈現為分佈（distribution），Test Engineer 需觀察中心值與變異，判斷是否存在 drift 或異常。
Guard band 設定是關鍵，過寬可能導致 escape，過嚴則造成 overkill。因此需根據產品應用與可靠度要求進行調整。
總結而言，Parametric Test 是連接製程與測試的重要橋樑，其價值在於提前發現潛在問題，避免後續大規模失效。
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Chapter 10｜Timing Test（關鍵）
Timing Test 是 AI GPU 測試中最關鍵的一環，其目的是驗證產品在高速運作下是否仍能穩定工作。隨著製程進入 N3/N2/A16，timing margin 持續縮小，任何微小變異都可能導致失效。
Timing 測試通常在 at-speed 條件下進行，模擬實際運作頻率。其挑戰在於測試精度要求極高，ATE jitter、signal integrity 與測試環境都會影響結果。
此外，溫度與電壓對 timing 影響顯著。例如高溫會降低 transistor drive strength，低電壓則減少 timing margin。因此需在不同條件下測試，以捕捉邊界問題。
Timing 測試也是 bin 分級的重要依據，高性能產品通常具有更好的 timing 表現，因此直接影響 ASP。
總結而言，Timing Test 是連接性能與可靠度的核心測試，其結果不僅決定產品是否可用，也決定產品價值等級，是 AI GPU 測試體系中最關鍵的決策點之一。
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Chapter 11｜Scan / BIST 測試
Scan 與 BIST（Built-In Self-Test）是現代半導體測試的核心技術，特別在 AI GPU 與大型 SoC 中更不可或缺。Scan 技術透過將內部 flip-flop 串接成 scan chain，使測試工程師能夠控制與觀測原本不可見的邏輯狀態，大幅提升 fault coverage，尤其對 stuck-at fault 與 transition fault 的檢出能力至關重要。
BIST 則讓晶片具備「自我測試能力」，例如 MBIST 用於記憶體測試，LBIST 用於邏輯測試，能有效降低 ATE pattern 負擔與測試時間。在 AI GPU 中，由於記憶體容量龐大、邏輯複雜，若無 BIST，測試成本將不可接受。
對 L2 Test Engineer 而言，重點不只是執行 scan/BIST，而是理解其 coverage、fail signature 與對應 defect。需判斷 scan fail 是否來自設計缺陷、接觸問題或測試條件不穩，並分析 BIST fail 是否可定位到特定模組。
總結而言，Scan/BIST 是設計與測試的橋樑，其品質直接決定測試上限。沒有良好 DFT，後段測試再強也難以補救。
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Chapter 12｜測試除錯（Debug）
測試除錯是 Test Engineer 最具價值的能力之一，其本質是從測試結果中找出問題來源並推動改善。Debug 並非單純分析 fail log，而是跨設計、製程、封裝與測試的整合判斷。
典型 Debug 流程包括：確認 fail pattern、重測驗證、cross-correlation 分析、與不同條件（溫度/電壓）比較，以及與 wafer sort、final test 數據比對。透過這些方法，可逐步縮小問題範圍。
Debug 的核心挑戰在於區分真 defect 與測試假象，例如接觸不良、ATE noise 或 calibration 問題，若誤判將導致 overkill 或錯誤 root cause。
在 AI GPU 中，Debug 更複雜，因為問題可能來自多 die interaction、HBM coupling 或封裝熱效應。因此需結合系統層理解，而非只看單一測試結果。
總結而言，Debug 是測試價值轉化的關鍵，好的 Debug 能將測試數據轉化為改善行動，直接影響良率與產品品質。
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Chapter 13｜Test Coverage 本質
Test Coverage 是衡量測試完整性的核心指標，其本質在於「測試能涵蓋多少潛在 defect」。Coverage 不足會導致 escape，而過度追求 coverage 則可能增加 test time 與 overkill。
Coverage 包含邏輯 coverage（scan）、功能 coverage（functional test）、電性 coverage（parametric）與時序 coverage（timing）。不同 defect mode 需對應不同測試方法。
在 AI GPU 中，由於結構複雜，無法做到 100% coverage，因此關鍵在於識別「高風險 defect」，並優先覆蓋。
對 L2 而言，coverage 不只是數字，而是風險模型。需理解哪些 defect 未被覆蓋，是否可接受，或需透過其他方法（如 burn-in 或 sampling）補足。
總結而言，Coverage 設計是測試策略的核心，其目標不是最大化，而是最佳化風險與成本。
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Chapter 14｜Coverage Matrix 設計
Coverage Matrix 是將 defect mode 與測試項目對應的工具，用於系統化設計測試策略。透過矩陣化方式，可清楚看到每種缺陷是否被測試覆蓋。
矩陣通常包含 defect 類型（如 logic fault、parametric drift、interconnect defect）與測試項目（scan、functional、timing、burn-in 等）。其目的是避免 coverage gap。
對 L2 而言，建立 Coverage Matrix 有助於：
• 識別漏測風險
• 優化測試組合
• 支援 Debug 與 root cause 分析
在 AI GPU 中，由於 defect 模式複雜，矩陣設計需結合設計與製程知識。
總結而言，Coverage Matrix 是將抽象測試策略具體化的工具，是高階測試工程師必備能力。
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Chapter 15｜DFT 與 Coverage 關係
DFT（Design for Test）直接決定 Coverage 上限。沒有良好的 DFT 架構，測試工程師無法有效觀測與控制內部狀態，導致 coverage 受限。
Scan 提供邏輯 coverage，BIST 提供記憶體與模組測試能力，兩者共同構成 DFT 基礎。
對 L2 而言，需評估 DFT coverage 是否足夠，並在測試中驗證其有效性。例如 scan chain fail 是否集中、BIST 結果是否與 functional test 一致。
若 DFT 不足，測試只能部分揭露問題，增加 escape 風險。因此測試與設計必須協同。
總結而言，DFT 是 coverage 的基礎，測試只是其延伸。理解兩者關係，是提升測試能力的關鍵。
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Chapter 16｜漏測（Escape）模型
Escape 指不良品未被測試攔下而流到客戶端，是最嚴重的品質風險。其來源包括 coverage 不足、測試條件不當或測試程式錯誤。
Escape 模型的核心是評估 defect 被漏掉的機率，並分析其對客戶影響。高風險 defect 必須優先被測試覆蓋。
在 AI GPU 中，escape 的代價極高，因為單顆失效可能導致整個系統故障。
L2 必須透過：
• 增加關鍵 coverage
• 優化測試條件
• 分析 fail signature
來降低 escape。
總結而言，Escape 控制是測試最重要的任務之一，其本質是風險管理，而非單純技術問題。
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Chapter 17｜過測（Overkill）模型
Overkill 是將良品誤判為不良的現象，會直接造成營收損失。其原因包括 guard band 過嚴、測試不穩或接觸問題。
Overkill 模型需分析 false fail 機率，並評估其對 yield 與成本的影響。
對 L2 而言，降低 overkill 的方法包括：
• 改善測試穩定性
• 優化 guard band
• 區分真 fail 與假 fail
在 AI 時代，由於晶片價值高，overkill 的損失被放大，因此必須精準控制。
總結而言，Overkill 與 Escape 是測試的兩大對立風險，需平衡處理。
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Chapter 18｜測試策略最佳化
測試策略最佳化的目標是在 coverage、cost 與 risk 之間取得最佳平衡。
過多測試會增加成本與 test time，過少測試則增加 escape 風險。因此需透過數據分析與模型，找出最有效測試組合。
方法包括：
• 刪減低價值測試項目
• 優化測試順序
• 使用 sampling 或 adaptive test
在 AI GPU 中，由於測試成本極高，策略最佳化尤為重要。
總結而言，測試策略不是固定流程，而是持續優化的工程系統，其核心是資源與風險的最佳配置。
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Chapter 19｜Bin 分析
Bin 分析用於了解產品在不同性能等級的分佈，是連接測試與商業價值的重要工具。
不同 bin 對應不同 ASP，因此 bin 分佈直接影響營收。
分析內容包括：
• bin 分佈趨勢
• 異常 bin 增加
• 不同 lot 比較
對 L2 而言，bin 分析可揭示製程問題、測試偏差或設計缺陷。
總結而言，bin 不只是分類，而是價值分配機制。
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Chapter 20｜Fail Pattern 分析
Fail pattern 分析是 Debug 的核心工具，用於從測試結果中識別 defect 類型。
不同 defect 會產生不同 pattern，例如：
• scan fail → 邏輯問題
• parametric fail → 製程問題
• intermittent fail → 接觸或封裝問題
透過 pattern 分析，可快速定位問題範圍。
在 AI GPU 中，pattern 更複雜，需結合系統層理解。
總結而言，Fail pattern 是測試數據的語言，理解其含義是 Test Engineer 的核心能力之一。
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Chapter 21｜Parametric Drift 分析
Parametric Drift 指產品電性參數隨製程、時間或條件變動而產生偏移，是量產階段最重要的早期風險訊號之一。不同於功能失效，drift 通常不會立即導致 fail，但會逐步侵蝕 margin，最終在特定條件下轉化為失效。
常見 drift 包括 leakage 上升、threshold voltage 偏移、drive current 下降與 timing margin 減少。這些現象多源於製程變異、材料差異或封裝應力。
在測試中，drift 通常表現為 distribution shift（整體偏移）或 tail expansion（分佈尾端增加）。L2 必須透過統計分析（如 lot-to-lot、wafer map）辨識異常趨勢。
其價值在於「預警能力」：若能及早發現 drift，可在大規模 fail 前進行製程或測試調整。
總結而言，Parametric Drift 是連接製程與可靠度的關鍵訊號，其管理能力直接影響長期良率與品質穩定性。
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Chapter 22｜Wafer Sort vs Final Test
Wafer Sort（CP）與 Final Test 是兩個關鍵測試節點，其關係直接影響良率與成本。Wafer Sort 用於早期篩選明顯不良 die，而 Final Test 則驗證封裝後的完整功能與電性。
理想狀態下，兩者應高度 correlation，但實務中常出現 mismatch，例如 CP pass 但 FT fail，或 CP fail 但 FT pass。
原因包括：
• 封裝引入新缺陷（bump、應力）
• 測試條件不同（溫度、頻率）
• 接觸差異（probe vs socket）
對 L2 而言，提升 CP/FT correlation 可減少重工與成本，同時提高整體效率。
總結而言，CP 與 FT 是同一品質鏈的不同階段，其一致性是量產穩定的關鍵。
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Chapter 23｜Yield Root Cause 方法論
Yield Root Cause 分析是提升良率的核心工程方法，其目標是找出影響良率的真正原因，而非表面症狀。
典型方法包括：
• Pareto 分析（找主要 fail 類型）
• Correlation 分析（與製程、lot 關聯）
• DOE（實驗設計）
• FA（失效分析）
關鍵在於區分：設計缺陷、製程問題、封裝問題或測試誤判。
在 AI GPU 中，由於結構複雜，root cause 常為多因素耦合，因此需跨部門合作。
總結而言，良率改善不是修 bug，而是系統性分析與決策。
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Chapter 24｜與 L3 Yield Engineer 協同
L2 與 L3 的協同是量產成功的關鍵。L2 負責測試與數據分析，L3 則整合設計、製程與封裝策略。
L2 提供：
• fail data
• bin 分佈
• parametric 分析
L3 則負責：
• root cause 決策
• 測試策略調整
• 量產最佳化
良好協同可加速問題收斂，避免局部最佳化。
總結而言，L2 是數據來源，L3 是決策整合者，兩者缺一不可。
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Chapter 25｜Burn-in 原理
Burn-in 是透過高溫高壓條件加速產品老化，用於篩選 early failure（infant mortality）。
其原理基於加速壽命模型（Arrhenius），使潛在缺陷提前失效。
適用於高可靠度產品，如 AI GPU、Server、車規晶片。
缺點是成本高、時間長，因此需選擇性使用。
總結而言，Burn-in 是可靠度風險控制的重要手段，但需平衡成本與效益。
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Chapter 26｜Burn-in 條件設計
Burn-in 條件設計決定其篩選效果，包括溫度、電壓、時間與測試模式。
條件過弱 → 無法篩出 defect（escape）
條件過強 → 誤殺良品（overkill）
因此需根據產品特性與可靠度需求設計最佳條件。
在 AI GPU 中，由於功耗高，thermal 設計尤為重要。
總結而言，Burn-in 設計是風險與成本的平衡工程。
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Chapter 27｜Burn-in 與良率關係
Burn-in 會降低短期 yield（因為篩掉不良），但提升長期品質與客戶信任。
關鍵在於：
• 篩掉真正會失效的產品
• 避免過度篩選
因此需分析 Burn-in 前後 yield 差異與客戶失效率。
總結而言，Burn-in 是將潛在失效轉為可控損失的工具。
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Chapter 28｜可靠度測試（Reliability）
可靠度測試驗證產品在長時間與極端條件下的穩定性，包括 HTOL、HAST、Thermal Cycling 等。
其目標不是找立即 fail，而是預測壽命與失效率。
在 AI GPU 中，可靠度影響整個資料中心運作，因此標準更高。
總結而言，可靠度測試是品質的長期保證。
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Chapter 29｜Test Time 模型
Test Time 直接影響產能與成本，是測試工程最重要的經濟指標之一。
模型核心：
👉 Total Test Time = Σ 各測試項目時間
Test Time 越長 → 產能越低 → 成本越高
因此需優化測試順序與內容。
總結而言，Test Time 是測試成本的核心控制點。
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Chapter 30｜Test Time 優化技術
優化方法包括：
• Pattern reduction
• Multi-site testing
• Parallel test
同時需避免影響 coverage。
在 AI GPU 中，由於測試時間極長，優化空間巨大。
總結而言，Test Time 優化可直接提升產能與利潤。
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Chapter 31｜測試成本模型
測試成本包含：
• ATE 使用成本
• 測試時間成本
• 人力成本
模型核心：
👉 Cost ∝ Test Time × ATE Cost
因此測試策略直接影響成本結構。
總結而言，測試是 OSAT 成本控制的關鍵環節。
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Chapter 32｜產能與排程
測試產能由 ATE 數量與 test time 決定。
排程需考慮：
• 客戶優先級
• 測試時間
• 設備可用性
錯誤排程會導致瓶頸與延遲出貨。
總結而言，測試排程是營運管理的重要部分。
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Chapter 33｜HBM 測試挑戰
HBM 測試面臨 TSV defect、stack coupling 與高頻問題。
測試需驗證：
• 3D 連接完整性
• 高速讀寫穩定性
總結而言，HBM 測試本質是 3D 系統驗證。
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Chapter 34｜CoWoS / Chiplet 測試
CoWoS 與 Chiplet 將測試從單 die 擴展至系統級。
需驗證：
• die-to-die 互連
• interposer routing
總結而言，測試已成為系統整合驗證。
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Chapter 35｜未來測試技術
未來測試將朝向：
• AI-driven test
• Adaptive test
• System-level test
隨著 AI 晶片複雜度提升，測試將更智慧化與數據導向。
總結而言，測試將從驗證工具進化為決策系統。
👉 測試 = Yield × Reliability × Cost 的最終平衡系統
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