晶圓代工Fab L3 Yield Engineer 企業培訓知識點

晶圓代工Fab L3 Yield Engineer 企業培訓知識點
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Fab L3（Yield Engineer）企業培訓手冊
適用節點：N3 / N2 / A16
定位：Fab 最核心角色（獲利守門人）
能力核心：Yield × Defect × Integration × Decision
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🟦 第一篇｜Yield Engineer 本質與戰略定位
Chapter 1｜Yield Engineer 是什麼（Fab 核心角色）
Chapter 2｜良率的本質（Yield ≠ Percentage）
Chapter 3｜Fab 價值鏈中的位置
Chapter 4｜Yield Engineer 的決策邊界
Chapter 5｜Yield Ramp 的戰略意義
🟦 第二篇｜Yield 數學模型與統計基礎
Chapter 6｜Defect Density Model（核心）
Chapter 7｜Random vs Systematic Defect
Chapter 8｜Cluster Defect Model
Chapter 9｜Parametric Yield vs Functional Yield
Chapter 10｜Multi-factor Yield Model
🟦 第三篇｜Wafer Map × Pattern 判讀
Chapter 11｜Wafer Map 基礎
Chapter 12｜典型 Defect Pattern
Chapter 13｜Systematic Bit Fail 判讀
Chapter 14｜Pattern → Root Cause 映射
Chapter 15｜錯誤判讀案例（高風險）
🟦 第四篇｜Inline × Electrical × FA 整合
Chapter 16｜Inline Defect 與 Electrical 關聯
Chapter 17｜E-test 判讀
Chapter 18｜Sort / Final Test 分析
Chapter 19｜Failure Analysis（FA）整合
Chapter 20｜Cross-layer Correlation
🟦 第五篇｜Root Cause 分析方法
Chapter 21｜Root Cause 基本框架
Chapter 22｜Split Lot 方法
Chapter 23｜Common Factor Analysis
Chapter 24｜False Root Cause（最大風險）
Chapter 25｜Verification 方法學
🟦 第六篇｜跨製程整合（Integration）
Chapter 26｜Litho × Yield
Chapter 27｜Etch × Yield
Chapter 28｜Thin Film × Yield
Chapter 29｜CMP × Yield
Chapter 30｜Full Flow Integration（核心能力）
🟦 第七篇｜改善機制與 Yield Ramp
Chapter 31｜改善專案設計
Chapter 32｜Yield Ramp 管理
Chapter 33｜長期控制機制
🟦 第八篇｜決策與風險控制
Chapter 34｜Stop-ship / Hold 判斷模型
Chapter 35｜War-room × Crisis Decision
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🟦 Chapter 1｜Yield Engineer 是什麼（Fab 核心角色）
Yield Engineer 是晶圓代工廠中最接近「技術 × 獲利」交會點的核心角色，其任務並非單純分析不良或提升良率數字，而是確保整條製造鏈最終能產出「可賣、可量產、可獲利」的 Good Die。與設備工程師或製程工程師不同，Yield Engineer 必須從產品層級觀察問題，將分散於各站點的異常、缺陷與測試結果整合成完整的價值判斷。
良率本質上是獲利函數，而非品質指標。相同製造成本下，良率差異將直接影響可銷售晶粒數量、單顆成本與毛利率，因此 Yield Engineer 的每一個判斷，都會被放大為財務影響。在先進節點（N3/N2/A16）中，良率波動甚至可能決定產品是否能成功量產。
此外，Yield Engineer 也是決策支點，在異常事件中需判斷是否需要停批、加嚴抽樣或啟動 war-room。其核心價值在於：將技術問題轉化為可執行的工程行動，並支撐組織做出正確決策。因此可將其角色總結為：「把高成本製造轉換成高價值出貨的人」，也是 Fab 中真正的獲利守門人。
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🟦 Chapter 2｜良率的本質（Yield ≠ Percentage）
良率在晶圓代工中絕非單純的百分比，而是「製造投入轉換為商業價值的效率指標」。傳統定義為 Good Die / Total Die，但對先進製程而言，其真正意義在於：每片晶圓投入的成本，有多少能轉化為可銷售產品。
關鍵概念包括 Good Die 與 Total Die。Total Die 是理論產量，而 Good Die 才是最終價值來源。即使製程完成，若大量晶粒因缺陷或參數不符而無法出貨，該批 wafer 在商業上仍可能失敗。因此 Yield Engineer 必須關注「可賣數量」，而非僅看製造完成度。
此外，良率需區分 Functional Yield 與 Parametric Yield。前者代表功能是否正常，後者則決定是否符合規格、能否進入高價產品。許多晶粒雖可運作，但若功耗、速度或漏電不達標，仍需降級甚至報廢，直接影響 ASP 與毛利。
最終，良率必須與製造成本與出貨價值一起評估。低良率會快速提高單顆成本並侵蝕毛利，因此良率變動對先進製程具有極高財務敏感度。Yield Engineer 的核心任務，是從數量、品質、價值三個維度理解良率，確保製造投入能轉化為可持續的商業回報。
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🟦 Chapter 3｜Fab 價值鏈中的位置
晶圓代工的價值鏈並非單純製造流程，而是從「設計 → 製程 → 良率 → 營收」的價值轉換過程。其中 Yield 是最關鍵的轉折點，決定前段投入能否真正轉化為商業價值。
Design 定義產品潛在價值與市場定位，Process 負責將設計實體化，而 Yield 則決定這些價值最終能保留多少。即使設計優秀、製程穩定，若良率不足，仍會導致價值流失。因此 Yield 是整條鏈中的「價值過濾器」。
在經營層面，Yield 直接影響三大指標：毛利、ASP 與出貨能力。良率提升可降低單顆成本並提高毛利；良率結構改善（高 bin 比例）可提升 ASP；穩定高良率則等同於隱形產能擴張，提升出貨能力。
因此，Yield Engineer 不只是工程角色，而是價值鏈的關鍵橋樑：向前理解設計與製程，向後影響營收與客戶交付。其本質是「價值守門人」，確保高昂的製造投入不在良率階段被大量流失，並支撐 Fab 的商業成功。
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🟦 Chapter 4｜Yield Engineer 的決策邊界
Yield Engineer 雖為核心角色，但並非全權決策者，其權責主要集中於「技術判斷權、風險建議權與優先排序權」。理解決策邊界，是成熟 L3 的關鍵能力。
在可決定範圍內，Yield Engineer 必須主導分析方向與問題定義。當良率異常發生時，數據龐雜且線索混亂，若無清晰方向，團隊容易浪費資源。因此 L3 必須決定分析切入點、資料優先順序與驗證方法，確保問題能快速收斂。
另一核心權責是 Defect Prioritization。Fab 每天存在大量異常，但資源有限，Yield Engineer 必須依據對良率、ASP、客戶風險與擴散性影響進行排序，確保關鍵問題優先處理。
然而，像 stop-line、stop-ship 等決策屬於組織級決策，涉及產能、交期與財務影響，不能由 L3 單獨拍板。但在高風險情境下，Yield Engineer 必須提出明確且強烈的技術建議，並推動升級處理。
因此，L3 的本質不是決策終點，而是「高價值決策輸入提供者」，確保組織在關鍵時刻做出正確判斷。
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🟦 Chapter 5｜Yield Ramp 的戰略意義
Yield Ramp 是新產品從工程階段走向穩定量產的關鍵過程，其本質不只是技術優化，而是將製造能力轉化為穩定營收的戰略階段。
在新產品導入初期，良率通常偏低且波動大，此時主要任務是快速識別主要 defect mode 並建立改善路徑。隨著 ramp 進行，問題逐漸由系統性缺陷轉為隨機變異，重點轉向穩定性與長期控制。
Yield Ramp 的成功與否，直接影響產品上市時間（Time-to-Market）、客戶信心與產線資源配置。若 ramp 過慢，可能錯失市場窗口；若 ramp 不穩，則可能導致出貨風險與客戶流失。
對 Fab 而言，Yield Ramp 也是資本效率的關鍵。先進製程投入巨大，只有當良率快速提升至可獲利區間，資本投資才能回收。因此良率提升速度往往比最終良率更重要。
Yield Engineer 在此階段扮演核心推手，需整合製程、測試與設計資訊，建立系統性改善策略，並持續監控關鍵指標。其最終目標不是單次提升良率，而是建立「可持續、可預測、可擴展」的量產能力。
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🟦 Chapter 6｜Defect Density Model（核心）
Defect Density Model 是良率工程最核心的數學基礎，其本質在於描述「單位面積缺陷數」如何影響整體晶粒良率。在先進製程中，晶粒面積大、結構複雜，任何微小缺陷都可能導致整顆 die fail，因此 defect density（D0）成為決定 yield 的關鍵參數。
最經典模型為 Poisson Model，其假設缺陷為隨機分佈，yield 近似為 exp(-A×D0)，其中 A 為 die 面積。這代表 die 越大，對 defect 越敏感，yield 下降呈指數關係。這也是 AI GPU、大型 SoC 特別難做的原因。
然而實務中缺陷並非完全隨機，因此需引入 clustering 或 negative binomial 等修正模型，使預測更貼近真實。Yield Engineer 必須理解不同模型適用場景，避免錯誤估算良率改善空間。
在決策層面，Defect Density Model 不只是預測工具，更是資源配置依據。例如：若 yield 問題主要來自 D0 過高，應優先投入 particle control；若來自大 die 敏感性，則需考慮設計優化或 redundancy。
因此，D0 模型的核心價值在於：將抽象缺陷轉化為可量化的良率影響，並指導改善方向，是 L3 必備的數學決策工具。
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🟦 Chapter 7｜Random vs Systematic Defect
在良率分析中，最關鍵的第一步不是找 root cause，而是判斷 defect 屬於 Random 還是 Systematic。這兩種類型代表完全不同的問題本質與處理策略。
Random Defect 通常來自粒子污染、材料微缺陷或環境變異，呈現隨機分布。其特徵為 wafer map 無明顯規律、lot 間變異小但持續存在。這類問題通常透過製程改善（clean、filter、環境控制）逐步降低，但難以完全消除。
Systematic Defect 則來自特定製程、設備或設計結構，通常具有明顯 pattern，例如 ring、edge fail、bit fail、die cluster 等。這類問題若未及時處理，會在多個 lot 重複出現，甚至形成大規模 yield loss。
對 Yield Engineer 而言，誤判是最大風險。若將 systematic defect 當 random 處理，會錯失關鍵修正時機；反之，將 random 當 systematic，則可能浪費大量資源在無效分析。
因此，L3 必須透過 wafer map、lot history、tool correlation 等多維度分析，快速分類 defect 類型，並據此決定策略：
• Random → 降低 D0
• Systematic → 找 root cause
這是所有良率分析的起點，也是決策正確性的基礎。
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🟦 Chapter 8｜Cluster Defect Model
Cluster Defect Model 是對傳統 Poisson 模型的重要補充，用於描述缺陷「非均勻分布」的情境。在先進製程中，缺陷往往集中於特定區域或條件，而非完全隨機，因此 clustering 成為常態。
Cluster defect 常見於設備異常、局部污染、製程不均勻或設計敏感區。其表現為 wafer map 上出現群聚現象，例如局部 fail 區域、特定方向分布或 repeated pattern。
數學上，cluster model 通常使用 Negative Binomial 分布來描述，其特點是 variance 大於平均值，反映缺陷集中性。這使得實際 yield 往往高於 Poisson 預測（因為缺陷集中在少數 die）。
在工程上，cluster defect 的重要性在於：它提供「可改善機會」。與 random defect 不同，cluster 通常可追溯至特定 root cause，例如某個 chamber、某段製程或特定 recipe。
Yield Engineer 必須具備 pattern 判讀能力，快速識別 clustering 現象，並透過 tool matching、lot split 或 chamber isolation 找出根因。
因此，Cluster Model 的核心價值在於：從「統計現象」轉化為「工程機會」，是提升良率的重要突破點。
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🟦 Chapter 9｜Parametric Yield vs Functional Yield
在先進製程中，良率不再只是「能不能運作」，而是「是否符合規格」。這使得 Parametric Yield 與 Functional Yield 的區別變得極為重要。
Functional Yield 指產品是否能正常運作，例如邏輯是否正確、記憶體是否可讀寫。這是最基本的良率概念，但僅代表產品「可用」。
Parametric Yield 則關注性能是否達標，例如功耗、速度、漏電、頻率等是否在規格範圍內。這直接決定產品能否進入高價值 bin。
在商業上，Parametric Yield 更重要。因為即使 Functional pass，若性能不足，仍需降級銷售，導致 ASP 下降。例如 AI GPU 若無法達到高頻運作，即使可用，其市場價值也大幅降低。
Yield Engineer 必須分析 fail 分布是功能性還是參數性，並進一步判斷：
• 是吃掉數量（yield loss）
• 還是吃掉價值（bin shift）
此外，parametric drift 常與製程變異有關，例如 Vt shift、leakage increase，需透過 process tuning 收斂。
因此，Parametric Yield 的核心在於：決定產品價值結構，而不只是出貨數量，是影響毛利與市場競爭力的關鍵指標。
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🟦 Chapter 10｜Multi-factor Yield Model
在現代先進製程中，良率不再由單一因素決定，而是多重因素交互作用的結果。Multi-factor Yield Model 的目的，就是整合各種影響因子，建立更準確的預測與決策模型。
影響 yield 的因素包括：
• Defect density（隨機缺陷）
• Systematic variation（製程偏移）
• Parametric variation（電性變異）
• Design sensitivity（設計敏感性）
• Process interaction（跨製程耦合）
這些因素彼此交互影響，例如 lithography 偏差可能放大 etch 問題，進而影響電性參數。單一因素分析往往無法找到真正 root cause。
Multi-factor model 通常透過統計方法（回歸分析、DOE、machine learning）建立關聯性，並找出最關鍵的影響因子。Yield Engineer 需具備跨領域整合能力，將製程、測試與設計資料融合分析。
在決策層面，此模型用於：
• 預測 yield 改善潛力
• 排序影響因子優先級
• 評估改善投資報酬
因此，Multi-factor Model 的本質不是數學工具，而是「決策引擎」，幫助 L3 在複雜系統中找到最有效的改善路徑。
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🟦 Chapter 11｜Wafer Map 基礎
Wafer Map 是 Yield Engineer 最核心的視覺化工具之一，其本質是將抽象的測試結果轉換為空間分布資訊。每一顆 die 的 pass/fail 狀態被映射到晶圓座標，使工程師能快速判斷問題是否具有空間相關性。
基礎判讀包含：中心、邊緣、環狀、局部 cluster、方向性分布等。這些 pattern 並非隨機，而是與製程、設備或材料特性高度相關。例如 edge fail 常與 coating、etch 或 CMP 有關。
Wafer Map 的價值在於「快速分類問題」。在數據龐大時，視覺判讀往往比統計分析更快找出方向。
對 L3 而言，Wafer Map 不只是圖，而是 decision trigger：
• 有 pattern → system issue
• 無 pattern → random issue
因此，熟練的 map 判讀能力，是良率分析的第一道關卡。
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🟦 Chapter 12｜典型 Defect Pattern
Defect Pattern 是良率工程的語言。不同 pattern 對應不同製程或設備問題，能快速縮小 root cause 範圍。
常見 pattern 包括：
• Edge ring → CMP / coating / etch uniformity
• Scratch / line → handling / mechanical issue
• Cluster → particle / chamber contamination
• Radial / directional → gas flow / rotation issue
• Repeating die fail → mask / design issue
Yield Engineer 必須建立「pattern → module」的直覺對應能力。這種能力來自經驗累積，而非單純理論。
此外，要注意 false correlation。有些 pattern 可能只是表面現象，真正 root cause 可能在 upstream 製程。
因此，Pattern 判讀的核心不只是辨識，而是：
👉 Pattern → 假設 → 驗證
這是良率分析的第一步邏輯鏈。
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🟦 Chapter 13｜Systematic Bit Fail 判讀
Systematic Bit Fail 是記憶體與邏輯產品中最關鍵的 fail 類型之一，其特徵是 failure 並非隨機，而是遵循特定結構或規律。
例如 SRAM bit fail 可能呈現：
• 同一 row / column fail
• 重複位置 fail
• block-level fail
這些 pattern 通常與設計、光罩或製程偏差高度相關，例如 litho overlay、CD variation 或 cell mismatch。
與 random fail 不同，systematic bit fail 往往具有高再現性與高影響性，是 yield killer。
Yield Engineer 必須結合：
• layout knowledge
• test signature
• process variation
來判斷是否為設計敏感性問題或製程造成。
因此，bit fail 判讀的核心是：
👉 從「fail location」推回「物理結構問題」
這是進入 design × process co-optimization 的關鍵能力。
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🟦 Chapter 14｜Pattern Root Cause 映射
Pattern Root Cause Mapping 是從「現象」到「原因」的核心能力。其本質是建立 defect pattern 與製程模組之間的對應關係。
例如：
• Edge fail → CMP / coating
• Center cluster → particle drop
• Directional fail → gas flow / etch
但 mapping 並非一對一關係，同一 pattern 可能有多個原因。因此必須透過 data correlation 驗證，例如：
• tool matching
• lot history
• chamber split
L3 的核心能力在於：
👉 快速提出最可能 root cause（hypothesis）
並透過最小成本驗證，而非盲目收集數據。
此外，要避免「直覺陷阱」，即只依經驗判斷而未驗證。
因此，Pattern Mapping 的價值在於：
👉 將複雜問題轉為可驗證假設
是所有 root cause 分析的起點。
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🟦 Chapter 15｜錯誤判讀案例（高風險）
錯誤判讀是良率工程中最大的風險之一，其影響往往比 defect 本身更嚴重。因為錯誤方向會浪費時間、資源，甚至讓問題持續擴大。
典型錯誤包括：
• 將 random 當 systematic
• 將相關性誤認為因果
• 忽略跨製程影響
• 過度依賴單一數據來源
例如某 tool 與異常 lot 同時出現，若未做統計驗證就判定為 root cause，可能導致錯誤停機。
Yield Engineer 必須具備「懷疑精神」，對每個假設進行驗證。
核心原則：
👉 沒有驗證的 root cause = 假 root cause
因此，本章重點在於建立錯誤防範機制，確保分析方向正確，避免重大決策失誤。
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🟦 Chapter 16｜Inline Defect 與 Electrical 關聯
Inline defect 與 electrical fail 的關聯，是良率分析的核心整合能力之一。Inline data（如 particle、CD、overlay）提供製程狀態，而 electrical test 則反映最終產品表現。
關鍵問題是：
👉 哪些 inline defect 真的會轉化為 electrical fail？
並非所有 defect 都影響功能，因此需建立 correlation。
方法包括：
• wafer-level mapping 對比
• statistical correlation
• fail signature matching
L3 必須能判斷：
• 真正 killer defect 是哪一類
• 哪些 defect 只是 noise
這可避免資源浪費在無關問題上。
因此，本章核心是：
👉 Inline → Electrical → Yield
建立跨層連結，是提升分析效率的關鍵。
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🟦 Chapter 17｜E-test 判讀
E-test（Electrical Test）是介於製程與最終產品之間的重要檢測點，用於監控 transistor 與基本電性參數。
常見 E-test 項目包括：
• Vt（threshold voltage）
• Idsat（drive current）
• Leakage
• Resistance / Capacitance
E-test 的價值在於「早期預警」。在產品測試前即可發現製程偏移。
Yield Engineer 必須判讀：
• drift 是否在可控範圍
• 是否影響 parametric yield
• 是否有趨勢性變化
E-test 不只是 pass/fail，而是 trend analysis 工具。
因此，本章重點是：
👉 從參數變化預測良率風險
讓問題在進入最終測試前被攔截。
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🟦 Chapter 18｜Sort / Final Test 分析
Sort 與 Final Test 是良率最直接的反映，其結果決定出貨與 revenue。
Sort（晶圓測試）主要用於初步篩選 die，而 Final Test 則在封裝後確認最終性能。
分析重點包括：
• bin distribution
• fail signature
• yield trend
Yield Engineer 必須理解：
👉 不只是 fail 數量，而是 fail 結構
例如：
• 高性能 bin 減少 → ASP 下降
• 某特定 fail 增加 → root cause 線索
此外，需結合 wafer map 與 inline data 做 cross-analysis。
因此，本章核心在於：
👉 Test data → 商業價值
將測試結果轉化為決策依據。
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🟦 Chapter 19｜Failure Analysis（FA）整合
Failure Analysis（FA）是找出 defect 物理根因的最後手段，通常成本高、時間長，因此需精準使用。
FA 方法包括：
• SEM / TEM
• FIB cross-section
• EDX / material analysis
Yield Engineer 的角色不是執行 FA，而是：
👉 決定何時做、做哪一顆、驗證什麼
錯誤的 FA 選擇會浪費大量資源。
FA 必須與：
• wafer map
• test data
• inline data
整合分析，才能形成完整 root cause。
因此，本章重點是：
👉 FA 是驗證工具，不是探索工具
必須建立假設後再執行。
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🟦 Chapter 20｜Cross-layer Correlation
Cross-layer Correlation 是 L3 能力的核心，代表跨越製程、測試與設計層級的整合分析能力。
良率問題通常跨多層發生，例如：
• litho → CD variation → timing fail
• etch → damage → leakage increase
• CMP → thickness variation → parametric shift
單一層分析無法找出 root cause，必須建立多層關聯。
方法包括：
• data fusion（inline + E-test + sort）
• spatial correlation（wafer map）
• temporal correlation（lot history）
L3 必須回答：
👉 問題在哪一層開始，在哪一層放大
這決定改善策略與責任歸屬。
因此，本章本質是：
👉 從「局部問題」升級為「系統問題理解」
是從工程師走向整合決策者的關鍵能力。
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🟦 Chapter 21｜Root Cause 基本框架
Root Cause Analysis（RCA）是 Yield Engineer 最核心能力，其本質不是找答案，而是「縮小不確定性」。
完整框架通常包含：
1️⃣ 現象定義（What happened）
2️⃣ 問題分類（Random / Systematic）
3️⃣ 假設建立（Hypothesis）
4️⃣ 驗證設計（Verification）
5️⃣ 結論確認（Closure）
關鍵在於：不要直接找答案，而是逐步排除錯誤假設。
常見錯誤是跳過分類直接找原因，導致方向錯誤。
L3 的價值在於：
👉 用最少實驗找到最可能原因
因此 RCA 本質是「效率問題」，而非「知識問題」。
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🟦 Chapter 22｜Split Lot 方法
Split Lot 是驗證 root cause 最重要的實驗手段之一，其概念是將同一批 wafer 分成不同條件進行製程，以觀察結果差異。
常見 split 包括：
• 不同 tool
• 不同 recipe
• 不同 process condition
其核心目的是：
👉 建立因果關係（Cause → Effect）
與純數據分析不同，Split Lot 是「主動驗證」，而非被動觀察。
但需注意成本：
• 佔用產能
• 延長 cycle time
因此 L3 必須決定：
👉 哪個假設值得做 split
本章核心：
👉 Split 是最強驗證工具，但不能亂用
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🟦 Chapter 23｜Common Factor Analysis
Common Factor Analysis（CFA）用於找出異常 lot 之間的共同因素，是 root cause 分析的重要方法。
分析維度包括：
• Tool / chamber
• Time window
• Recipe
• Operator
• Material lot
其核心邏輯：
👉 找「唯一共通點」
例如：
若所有 fail lot 都經過某 chamber，該 chamber 即為高風險來源。
但需注意：
• correlation ≠ causation
• 需搭配 split 驗證
L3 必須避免：
👉 過早下結論
因此 CFA 是「篩選工具」，不是最終答案。
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🟦 Chapter 24｜False Root Cause（最大風險）
False Root Cause 是良率工程最大風險之一，因為錯誤結論會導致：
• 錯誤改善
• 資源浪費
• 問題持續擴大
常見來源：
• 偽相關（spurious correlation）
• 資料不足
• 假設未驗證
• 過度依賴經驗
例如：某 tool 與異常同時出現，但實際 root cause 在 upstream 製程。
核心原則：
👉 未驗證 = 不成立
L3 必須建立「反證思維」，主動挑戰自己假設。
本章本質：
👉 防錯比找答案更重要
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🟦 Chapter 25｜Verification 方法學
Verification 是將假設轉化為「可確認事實」的過程，是 RCA 的關鍵步驟。
方法包括：
• Split Lot
• Re-run / re-test
• FA 分析
• Data correlation
驗證需具備三個條件：
1️⃣ 可重現
2️⃣ 可量化
3️⃣ 可解釋
錯誤驗證會導致 false closure。
L3 必須確保：
👉 每個結論都有證據
因此本章核心：
👉 沒有驗證的改善 = 風險
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🟦 Chapter 26｜Litho × Yield
Lithography 是先進製程最關鍵站點之一，對 yield 影響極大。
關鍵參數包括：
• Overlay
• CD（Critical Dimension）
• Focus / Exposure
問題可能導致：
• pattern shift
• line width variation
• bridging / open
這些問題會直接影響電性與功能。
特別在 N3/N2：
👉 Litho 是 yield 主導因素
L3 必須理解：
👉 Litho variation → electrical impact
因此 litho 問題通常具有系統性與高影響性。
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🟦 Chapter 27｜Etch × Yield
Etch 製程負責圖形轉移，其穩定性直接影響結構完整性。
關鍵問題包括：
• over-etch / under-etch
• sidewall damage
• profile variation
這些會導致：
• leakage increase
• open / short
• parametric shift
Etch 問題通常與：
• chamber condition
• gas flow
• plasma stability
有關。
L3 必須建立：
👉 Etch profile → 電性影響
因此 etch 是 parametric yield 重要來源。
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🟦 Chapter 28｜Thin Film × Yield
Thin Film（沉積）影響材料特性，是電性穩定性的基礎。
關鍵變數包括：
• thickness uniformity
• composition
• stress
問題可能導致：
• resistance variation
• leakage
• reliability risk
例如金屬層厚度變異會影響 IR drop。
L3 必須理解：
👉 材料變異 → 電性變異
因此 Thin Film 是 parametric drift 的重要來源。
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🟦 Chapter 29｜CMP × Yield
CMP（化學機械研磨）影響表面平坦度，是多層製程關鍵。
常見問題：
• dishing
• erosion
• non-uniformity
這些會導致：
• thickness variation
• overlay error
• downstream fail
CMP 問題通常呈現：
👉 Edge / pattern-based fail
因此 wafer map 判讀特別重要。
L3 必須能從 pattern 判斷 CMP 問題。
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🟦 Chapter 30｜Full Flow Integration（核心能力）
Full Flow Integration 是 L3 最核心能力，代表從單點分析提升到整條製程整合。
現代良率問題通常不是單一站點，而是：
👉 多製程耦合（coupling）
例如：
• Litho + Etch → CD variation
• Etch + Film → leakage
• CMP + Litho → overlay error
L3 必須回答：
👉 問題在哪裡開始？在哪裡放大？
這需要跨部門知識整合。
本章本質：
👉 從「點問題」升級為「系統問題」
這也是 L3 與 L2 最大差異。
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🟦 Chapter 31｜改善專案設計
改善專案設計是將良率分析轉化為實際成果的關鍵步驟，其本質不只是「解問題」，而是「用最小成本達到最大良率提升」。
一個完整改善專案需包含：
1️⃣ 問題定義（Defect / Yield loss）
2️⃣ 目標設定（提升幅度 / KPI）
3️⃣ Root cause 假設
4️⃣ 驗證策略（Split / FA）
5️⃣ 行動方案（Process change）
6️⃣ 成效評估（Yield improvement）
L3 的核心能力在於「專案設計效率」，而不是單純執行。
常見錯誤：
• 同時做太多改善 → 無法判斷效果
• 沒有 baseline → 無法量化提升
• 改善與驗證混在一起
因此專案設計原則為：
👉 一次解一個問題，一次驗證一個假設
本章本質：
👉 改善不是亂試，而是精準工程實驗
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🟦 Chapter 32｜Yield Ramp 管理
Yield Ramp 是產品從工程樣品走向量產的關鍵過程，其管理能力直接影響產品上市速度與獲利能力。
Ramp 通常分三階段：
1️⃣ 初期（低 yield）→ 找主要 defect
2️⃣ 中期（快速提升）→ 消除系統性問題
3️⃣ 後期（穩定優化）→ 控制變異
關鍵指標包括：
• Yield trend（上升速度）
• Top defect reduction
• Cycle time
• Stability
L3 的核心任務是：
👉 決定「先解什麼問題」
因為 ramp 成敗取決於 prioritization，而非努力程度。
此外需平衡：
• 改善速度 vs 生產風險
• 驗證深度 vs 時間壓力
本章核心：
👉 Ramp = 技術 × 時間 × 商業壓力
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🟦 Chapter 33｜長期控制機制
當 yield 達到目標後，真正的挑戰不是提升，而是「維持」。
長期控制機制（Sustain）包含：
• SPC（統計製程控制）
• Control chart（Xbar-R / Cpk）
• Alarm system
• Monitoring dashboard
目的是防止：
• drift（慢性偏移）
• sudden excursion（突發異常）
L3 必須建立：
👉 從「救火模式」轉為「預防模式」
關鍵指標：
• Cpk ≥ 1.33
• 異常提前預警
• defect trend 穩定
此外需建立：
• SOP
• Reaction plan
• Escalation 機制
本章本質：
👉 好的 yield 不是偶然，而是可控
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🟦 Chapter 34｜Stop-ship / Hold 判斷模型
Stop-ship / Hold 是良率工程中最關鍵、也是最具風險的決策之一，直接影響：
• 出貨
• 客戶信任
• 公司營收
L3 雖非最終決策者，但必須提供最關鍵判斷依據。
判斷模型通常考量：
1️⃣ 問題是否系統性
2️⃣ 是否影響功能或可靠度
3️⃣ 是否影響關鍵客戶
4️⃣ 是否已接近出貨 lot
5️⃣ 問題是否可控
決策選項包括：
• Continue（持續觀察）
• Hold（暫停）
• Stop-ship（停止出貨）
L3 的責任是：
👉 清楚描述風險，而不是模糊表態
核心原則：
👉 錯誤放行 > 錯誤停止（風險更大）
本章本質：
👉 技術判斷 → 商業決策輸入
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🟦 Chapter 35｜War-room × Crisis Decision
War-room 是處理重大 yield crisis 的最高等級機制，通常在以下情況啟動：
• 大規模 yield drop
• 系統性 defect 擴散
• 客戶風險
• 出貨中斷
War-room 特徵：
• 跨部門（Process / Yield / FA / Manufacturing）
• 高頻決策（小時級）
• 即時數據分析
典型節奏：
⏱️ 0–6 hr：問題確認 / 初步隔離
⏱️ 24 hr：root cause 假設 / 初步驗證
⏱️ 72 hr：決策 closure
L3 在 war-room 的角色是：
👉 提供最準確、最快速的技術判斷
而非只是報告數據。
關鍵能力：
• 快速判斷 pattern
• 精準 prioritization
• 明確 escalation
本章本質：
👉 Crisis 中，速度 = 損失
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