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📘《半導體人才培育白皮書》職位詳述版
封裝測試（OSAT）｜職位13：Package Integration Engineer（L3）
（CoWoS / HBM 核心）
（承接 L2 → L3，屬於「先進封裝整合 × 熱/機/電耦合 × 良率主責 × 系統級風險」的關鍵層）
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🔹 職位13：Package Integration Engineer（L3）詳細敘述
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一、職位定位
Package Integration Engineer 是先進封裝體系中的整合核心角色，負責將多種異質元件（Logic Die、HBM Stack、Interposer、Substrate、Underfill、RDL 等）整合為可量產的封裝系統。其工作橫跨設計、材料、製程與測試，是 OSAT 中最接近「系統工程師」的角色。
在 AI GPU 封裝（尤其 CoWoS / 2.5D / 3D）中，典型結構包含：
• GPU Die（Flip Chip）
• HBM Stack（3D DRAM）
• Silicon Interposer（含 TSV / RDL）
• Organic Substrate
• Underfill / Encapsulation
• 散熱結構（Heat spreader / Vapor chamber）
👉 關鍵轉變：
• L2（Test/Process）：單站點或單功能
• L3（Integration）：跨所有材料、結構與製程的整體可量產性
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二、職位使命
（一）實現可量產的先進封裝整合
將設計（Design for Package）轉化為可製造、可測試、可出貨的封裝結構。
（二）控制多物理場耦合風險
同時處理並平衡：
• 機械（Warpage / Stress）
• 熱（Thermal dissipation）
• 電（Signal / Power integrity）
• 材料（CTE mismatch / Reliability）
（三）確保 CoWoS / HBM 封裝良率與可靠度
在高複雜度結構下，維持 assembly yield、electrical yield 與長期可靠度（Reliability）。
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三、在 AI GPU 封裝體系中的角色價值
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1. 先進封裝成敗的關鍵角色
CoWoS / HBM 封裝並非單一製程，而是多技術疊加：
• 微凸塊（Micro-bump）
• TSV（Through Silicon Via）
• Interposer routing
• Underfill filling
• Warpage control
👉 Integration Engineer 是把這些拼成「可量產產品」的人
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2. HBM × GPU 成功整合的核心
AI GPU 性能高度依賴 HBM：
• 頻寬（TB/s）
• 延遲（Latency）
• 功耗（Power）
任何封裝問題（如 warpage、接觸不良）都會直接影響整體性能與良率。
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3. 多物理場耦合問題的解決者
先進封裝的問題通常不是單一原因，而是：
• 熱 → 影響材料膨脹 → 造成 warpage
• Warpage → 影響接觸 → 導致 open
• 電流 → 造成局部發熱 → 加速失效
👉 L3 必須能理解這些耦合關係
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4. 封裝良率的真正控制者
Assembly Operator（L1）執行
Test Engineer（L2）檢測
👉 但真正決定「為什麼會 fail」的是 Integration Engineer
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四、日常工作詳細說明
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（一）封裝架構整合設計（DFP：Design for Package）
• 定義 Die placement
• 定義 bump / micro-bump pitch
• 規劃 interposer routing
• 設計 power distribution
• 評估 signal integrity
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（二）製程整合（Process Integration）
整合多製程：
• Die attach
• Micro-bump bonding
• Underfill
• Molding
• RDL
• TSV
確保：
• 製程順序合理
• 不互相干擾
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（三）Warpage 控制
監控與改善：
• package warpage
• reflow 後變形
• 溫度循環影響
常見方法：
• 材料選擇
• 結構對稱
• 製程條件調整
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（四）Underfill 與材料控制
• 控制 underfill fill rate
• 避免 void
• 評估材料可靠度
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（五）Failure Analysis（FA）協作
與 FA 團隊合作分析：
• open / short
• bump failure
• delamination
• crack
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（六）良率分析（Assembly / Electrical）
• 分析封裝良率
• 與 wafer sort correlation
• 判斷 fail source（封裝 vs 晶片）
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（七）可靠度測試（Reliability）
• Thermal cycling
• HAST
• HTOL
確保長期穩定性
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五、核心能力詳細敘述
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（一）先進封裝架構能力（CoWoS / 2.5D / 3D）
需理解：
• Interposer 結構
• TSV / RDL
• HBM stacking
• Chiplet integration
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（二）多物理場能力（Thermal / Mechanical / Electrical）
需能整合：
• Thermal dissipation
• Mechanical stress
• Electrical performance
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（三）材料科學能力
需理解：
• CTE mismatch
• Underfill 性質
• Substrate 行為
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（四）良率與缺陷分析能力
需能：
• 判讀封裝 defect
• 分析 fail root cause
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（五）跨部門整合能力
需協調：
• IC Design
• Fab
• OSAT
• Test
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六、決策權詳細敘述
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可決策：
• 封裝架構設計
• 材料選擇
• 製程流程
• 良率改善策略
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不可單獨決策：
• 大規模產能投資
• 客戶產品策略
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👉 本質：
L3 決定「封裝能不能做得出來且穩定」
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七、風險責任詳細敘述
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（一）Warpage 風險
• 導致 open / misalignment
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（二）Underfill / Void
• 導致可靠度失效
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（三）HBM 接觸失效
• 直接影響性能
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（四）熱失效
• hotspot / degradation
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（五）整合錯誤
• 多 die 無法正常運作
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👉 L3 承擔「封裝失敗風險」
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八、KPI 詳細敘述
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（一）Assembly Yield 提升
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（二）Electrical Yield 改善
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（三）Warpage 控制
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（四）Reliability Pass Rate
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（五）CoWoS / HBM 專案成功率
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九、認證標準詳細敘述
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（一）CoWoS / 先進封裝專案
需完成：
• 設計 → 製程 → 測試
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（二）FA 分析報告
需展示：
• root cause
• 改善方案
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（三）良率改善案例
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（四）可靠度測試通過
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（五）跨部門整合評估
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十、升級路徑（L3 → L4）
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L3 完成標準：
• 能整合封裝
• 能控制良率
• 能解決問題
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升級至 L4：
• 多專案管理
• 排程與產能
• 客戶與 SLA
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十一、常見失敗模式
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1. 只看單製程
→ 無法整合
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2. 忽略熱與機械
→ 長期失效
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3. 不理解材料
→ 封裝不穩
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4. 無法做 root cause
→ 問題反覆
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5. 與設計/測試脫節
→ 系統失敗
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十二、白皮書式總結
Package Integration Engineer（L3）是先進封裝體系中最核心的技術角色，其本質是「將多元技術整合為可量產系統的工程決策者」。在 AI GPU 與 HBM 時代，封裝已不再只是保護晶片，而是性能與功耗的關鍵來源。
因此，Integration Engineer 的能力直接決定封裝是否成功、產品是否可靠、公司是否能進入高端市場。沒有強大的 L3，CoWoS 與 HBM 將無法規模化量產。
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