AI GPU IC 設計人才體系｜1. Junior RTL Engineer（L1）

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📘《半導體人才培育白皮書》職位詳述版
AI GPU IC 設計人才體系｜1. Junior RTL Engineer（L1）
（可模擬、可綜合、可實作的工程形式）
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🔹 1. Junior RTL Engineer（L1）詳細敘述
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一、職位定位
Junior RTL Engineer 是 AI GPU IC 設計體系中的最基礎工程職位，也是整個晶片開發流程中最重要的起點之一。此職位的核心任務，不是做高階架構決策，而是將上層架構師、Block Owner 或 Subsystem Owner 所定義的功能規格，準確、可驗證、可整合地轉換為 RTL（Register Transfer Level）程式碼，讓抽象設計真正落入可模擬、可綜合、可實作的工程形式。
在 AI GPU 專案中，無論是 Tensor Core、DMA、FIFO、Arbiter、Control FSM、Queue、Buffer、Interface Adapter，乃至各種 pipeline control logic，其最終都需要由 RTL 工程師完成落地。因此，Junior RTL Engineer 雖位於職級 L1，但其工作品質直接影響後續模擬、驗證、綜合、時序收斂、功耗分析與實體設計的穩定性。若 L1 層級的 RTL 品質不穩，將導致後端設計成本急速上升，並放大整體專案風險。
從人才培育角度來看，Junior RTL Engineer 是 IC 設計人才供應鏈的起點，是培養未來 Subsystem Owner、Block Owner、Chief Architect 的第一個工程台階。其訓練重點不在“會寫 code”而已，而在於建立工程紀律、規格理解能力、除錯思維、版本控制習慣與設計可追溯性。
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二、職位使命
Junior RTL Engineer 的職位使命，可以概括為以下三點：
（一）將規格轉換為正確 RTL
依照設計文件、介面定義、時序需求與功能描述，將抽象規格轉換成合乎設計規範的 RTL 模組。
（二）建立可驗證、可整合的設計基礎
所撰寫的 RTL 不僅要功能正確，還必須便於 testbench 驗證、便於上層整合、便於後續 lint、CDC、合成與 timing 分析。
（三）養成可量產的工程習慣
L1 並不只是學習語法，而是進入真正半導體設計體系的第一步，必須建立版本控制、文件紀律、問題回報流程與設計交付標準。
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三、在 AI GPU 專案中的角色價值
AI GPU 晶片的特徵在於高併行、高頻寬、深 pipeline、多時脈域、多 reset sequence，以及大量控制與資料路徑並行存在。因此，Junior RTL Engineer 雖非架構決策者，卻是 GPU 設計大廈的基礎施工者。
其角色價值主要體現在以下幾個層面：
1. 是規格落地的第一執行單元
高階設計文件若無法被正確轉寫成 RTL，規格就永遠停留在紙面。L1 工程師是把設計語言轉成晶片語言的人。
2. 是品質鏈條的第一環
許多後續問題，其根源不是後端，而是前端 RTL 不乾淨，例如 latch 推斷、reset 不完整、case 不完備、non-blocking/blocking 使用錯誤、跨時脈訊號未同步等。L1 的品質，決定整條鏈條的成本。
3. 是工程文化的入口
L1 工程師如果從一開始就建立嚴謹習慣，未來升至 L2、L3 時，將具備更高的可塑性與穩定性。反之，若早期訓練鬆散，後續即使能力提升，也容易帶入大量隱性風險。
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四、日常工作詳細說明
Junior RTL Engineer 的日常工作看似基礎，但實際上涵蓋設計、模擬、除錯、文件與交付的完整閉環。
（一）撰寫 RTL 模組
主要依據 spec 撰寫功能模組，常見類型包括：
• FSM（Finite State Machine）
• FIFO / Queue
• ALU / Comparator
• Counter / Timer
• Register file
• Arbiter
• Handshake controller
• Pipeline stage control
• Interface wrapper
撰寫過程中，必須遵守 coding style，包括命名規範、always_ff / always_comb 區分、reset 邏輯一致性、default assignment 完整性等。
（二）建立或配合建立 Testbench
L1 工程師通常需要為自己負責的模組建立基本 testbench，或與 verification engineer 協作完成測試情境。這一過程的目的不是只“讓程式跑過”，而是確認設計在正常路徑、邊界條件、異常輸入下皆能穩定運作。
常見測試內容包括：
• reset sequence 測試
• basic function 測試
• corner case 測試
• invalid input 測試
• overflow / underflow 測試
• handshake timeout 測試
（三）Debug simulation failure
模擬失敗是 L1 的日常之一。工程師必須學會從 waveform、log、assertion 訊息中找出根因，而非只做表面修補。除錯能力是 L1 向 L2 成長的關鍵。
常見 debug 類型包括：
• 狀態轉換錯誤
• 計數器邏輯錯誤
• 資料對齊錯誤
• reset 後初始值異常
• case statement 漏項
• handshake 未完成
• race condition
（四）修正 lint / CDC 問題
RTL 完成後，通常需通過 lint 與 CDC 檢查。L1 工程師需能理解工具報告，並在指導下修正設計問題。
常見 lint 問題：
• unconnected signal
• inferred latch
• width mismatch
• unused variable
• multiple driver
• incomplete assignment
常見 CDC 問題：
• async signal 未同步
• reset crossing 未保護
• pulse crossing 失敗
• multi-bit crossing 不安全
（五）撰寫設計文件與交付紀錄
每個模組除 RTL 檔本身，通常還需附上簡要設計說明，至少包括：
• 模組功能
• 輸入/輸出介面
• 時脈與 reset 條件
• 狀態定義
• 限制條件
• 測試結果摘要
• 已知風險與備註
這些文件是未來整合與追溯的重要基礎。
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五、核心能力詳細敘述
Junior RTL Engineer 的能力建構，不應只停留於語法熟悉，而應形成完整的 L1 基礎工程能力組合。
（一）Verilog / SystemVerilog 能力
這是最基本能力，但要求不只是“看得懂”，而是能穩定撰寫可綜合、可維護、可驗證的 RTL。
應具備：
• module / port 定義
• wire / logic / reg 使用
• always_comb / always_ff 區分
• case / if / for 使用
• parameter 化設計
• enum 與 state encoding
• function / task 基礎理解
• non-blocking 與 blocking assignment 正確使用
（二）數位電路基礎
RTL 的本質是硬體，不是一般軟體程式。因此工程師需理解電路行為，而不是只看語法表面。
應具備：
• 組合邏輯與序向邏輯差異
• flip-flop / latch 差異
• setup / hold 基本概念
• synchronous / asynchronous reset
• metastability 概念
• basic pipeline 概念
• state machine 設計原則
（三）Simulation flow 能力
必須理解設計檢查流程，而非只依賴他人幫忙跑模擬。
應具備：
• compile
• elaborate
• run
• waveform dump
• log 判讀
• testbench stimulus 設計
• assertion 基本概念
• regression 基本概念
（四）規格閱讀能力
Junior 工程師若不能正確解讀 spec，就無法正確實作。這項能力常被低估，但在真實專案中極其關鍵。
應具備：
• 讀懂介面文件
• 理解狀態機流程
• 確認邊界條件
• 發現規格矛盾點
• 向上回報模糊需求
（五）工程紀律
這是最影響 L1 成長速度的能力。
包括：
• 檔名與版本命名規則
• commit 紀律
• 測試紀錄保存
• 問題單回報格式
• 不隨意更改已簽核介面
• 不跳過 lint / CDC 檢查
• 不以“先能跑”替代“可交付”
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六、決策權詳細敘述
Junior RTL Engineer 屬於執行層，其決策權受到明確限制，目的是確保架構一致性與系統整合穩定性。
可擁有的決策權
• 模組內部程式碼寫法選擇
• 小範圍實作方法調整
• 狀態機局部編碼方式
• 可讀性與可維護性優化
• 測試案例細節安排
不具備的決策權
• 不可更改 subsystem interface
• 不可自行修改時脈規劃
• 不可自行改變 reset policy
• 不可自行調整架構行為
• 不可自行刪減規格要求
• 不可未經批准調整功耗/面積/性能取捨
換句話說，L1 的決策權限於“如何把既定需求正確實作”，而不是“需求應該是什麼”。
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七、風險責任詳細敘述
雖然 L1 並不承擔整體架構風險，但其負有明確的模組級風險責任。若管理不當，仍可能對整個專案造成高成本外溢。
（一）Coding bug 風險
這是最直接的風險，包括：
• 邏輯條件錯誤
• 邊界處理錯誤
• 資料位寬錯誤
• 狀態跳轉錯誤
• reset 初始值錯誤
（二）功能錯誤風險
模組表面上可以 compile，但功能不符 spec，這比語法錯更危險，因為容易延後暴露。
（三）可整合性風險
模組本身能動，但與上層整合時出問題，例如：
• 介面時序不一致
• valid/ready 定義理解錯誤
• reset 序列不一致
• output latency 與 spec 不符
（四）可驗證性風險
RTL 若撰寫過於混亂，將導致 verification 困難，延長 debug 週期。
（五）可維護性風險
L1 工程師常見問題是只求眼前過關，未考慮後續維護。這會在專案中後期形成大量技術債。
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八、KPI 詳細敘述
Junior RTL Engineer 的 KPI 不宜只看產量，而應同時關注品質、穩定性與工程紀律。
（一）Simulation pass rate > 98%
代表模組在既定測試條件下具備高穩定度，不能反覆出現基本功能錯誤。
（二）Bug rate < 5% 表示在 code review、lint、simulation、integration 階段被發現的 RTL 缺陷比例需低於標準線。此指標反映基礎設計品質。 （三）Lint clean rate 模組需達成 lint clean 或接近 clean，避免留下大量靜態問題。 （四）CDC issue closure rate 若模組涉及跨時脈設計，需在規定時間內完成問題關閉。 （五）On-time delivery 是否能在既定節點前完成 RTL、測試、文件交付。 （六）Code review pass efficiency 是否能在少量來回修訂下通過 review，反映工程成熟度。 （七）Document completeness 是否具備基本文件與測試紀錄，便於整合與追溯。 ________________________________________________________________________________________________________________________________________________________________________________________________________________ 九、認證標準詳細敘述 Junior RTL Engineer 的認證不應只是考筆試，而應結合理論、實作與工程行為。 （一）RTL coding test 考核內容應包括： • FSM 撰寫 • FIFO 設計 • counter / timer 設計 • handshake control • reset handling • basic parameterization 評核重點： • 功能正確 • 語法正確 • coding style 合規 • 可綜合 • 易讀性 （二）模組實作（至少 5 個） 應要求受訓者獨立完成不少於 5 個基本模組，例如： 1. 可參數化 FIFO 2. 多狀態 FSM controller 3. ALU 模組 4. Arbiter 5. Counter / timer with interrupt 每個模組需附： • 設計說明 • 測試報告 • waveform 截圖 • lint 結果 • 問題修正紀錄 （三）Code review 通過 需至少完成正式 review，且重大問題數量受控。 （四）模擬與除錯實戰 需驗證受訓者不是只會寫 code，也能獨立 debug 基本 simulation 問題。 （五）工程紀律評核 包括： • commit 品質 • 文件完整性 • 問題回報時效 • 版本管理紀律 ________________________________________________________________________________________________________________________________________________________________________________________________________________ 十、培育目標與升級路徑 Junior RTL Engineer 的最終目標，不是長期停留在模組撰寫，而是逐步升級為能負責 subsystem 的 L2 工程師。 L1 完成後應具備的狀態 • 能獨立完成小型模組 RTL 與基本 testbench • 能理解模組介面與規格要求 • 能閱讀 waveform 並排查常見錯誤 • 能通過 lint / 基本 CDC 檢查 • 能按標準交付文件與版本 往 L2 升級前需補足能力 • timing closure 概念 • subsystem partition 概念 • interface 規格管理 • power domain / reset domain 基礎 • 跨模組整合能力 ________________________________________________________________________________________________________________________________________________________________________________________________________________ 十一、常見失敗模式 在人才培育中，Junior RTL Engineer 最常見的失敗模式包括： 1. 把 RTL 當軟體寫 只看流程，不理解硬體時序與電路意義。 2. 只追求 compile 通過 忽略功能完整性、邊界條件與可綜合性。 3. 不重視 reset 與初始條件 造成晶片上電後行為不穩。 4. 不做完整測試 只測 happy path，忽略 corner case。 5. 文件與版本紀律差 導致整合與追溯困難。 6. 遇到問題不主動回報 造成小問題累積成大風險。 ________________________________________________________________________________________________________________________________________________________________________________________________________________ 十二、白皮書式總結 Junior RTL Engineer（L1）雖屬初階職位，但其本質並非單純的“程式撰寫者”，而是 AI GPU 設計體系中最基礎的邏輯實作工程師，是將規格真正轉化為晶片行為的第一道關鍵工序。其能力成熟度，直接影響前端設計品質、驗證效率、後端成本與專案節奏。 因此，國家級或企業級半導體人才培育體系，不能只把 L1 視為學徒，而應將其視為整體設計品質的第一層防線。唯有在 L1 階段就建立正確的工程方法、設計紀律、測試思維與可交付標準，才能穩定培養出未來可承擔 L2、L3 乃至 L5 的高階設計人才。