半導體產業人才培育計畫
「半導體產業培育計畫 × 能力分級矩陣（AI GPU IC設計 / 晶圓代工 / 封裝測試）」
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🧠 第一章、L1（基礎執行層）
🚀 第二章、L2（模組負責層）
🧩 第三章、L3（架構與風險層）
🏗 第四章、L4（專案與營運層）
🏛 第五章、L5（戰略與董事會層）
📘 第六章｜半導體核心職位體系（15大關鍵職位）
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半導體產業人才培育矩陣（L1–L5 × 設計/代工/封測三大產業）
📊 半導體產業人才培育矩陣（L1–L5 × 三大產業）
AI GPU IC設計
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AI GPU IC設計L1職稱：Junior RTL Engineer
能力：Verilog基礎、模組設計、模擬工具、Timing基本概念
認證：RTL測試、模組實作、Bug<5%
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AI GPU IC設計L2職稱：RTL Engineer / Subsystem Owner
能力：Subsystem設計、Timing closure、CDC、PPA優化
認證：Tape-in成功、Timing無違規、Bug<2%
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AI GPU IC設計L3職稱：Senior Designer / Block Owner
能力：架構設計、Power/IR、風險管理、Tape-out signoff
認證：Block tape-out、PPA達標、風險關閉≥95%
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AI GPU IC設計L4職稱：Program Manager / NPI Owner
能力：Tape-out決策、跨部門整合、KPI/Schedule、客戶管理
認證：準時率≥95%、客戶滿意≥90%
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AI GPU IC設計L5職稱：Chief Architect / VP
能力：節點選擇、架構路線、技術投資、產品戰略
認證：量產成功、IRR≥20%
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晶圓代工廠（Fab）
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晶圓代工廠（Fab）L1職稱：Operator / Technician
能力：SOP操作、Alarm判讀、MES、無塵室規範
認證：操作證照、3個月觀察、錯誤率<0.5%
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晶圓代工廠（Fab）L2職稱：Process / Equipment Engineer
能力：SPC、DOE、良率分析、參數優化
認證：DOE報告、良率提升≥5%
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晶圓代工廠（Fab）L3職稱：Senior Process / Yield Engineer
能力：Yield模型、跨製程整合、缺陷控制、Stop-ship初判
認證：良率提升≥10%、缺陷下降
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晶圓代工廠（Fab）L4職稱：Line Manager / Integration Lead
能力：產能管理、瓶頸控制、合約理解、War-room決策
認證：產能提升≥15%、Cycle time下降
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晶圓代工廠（Fab）L5職稱：Fab Director / CTO
能力：全球佈局、CapEx決策、政策、主權算力
認證：投資回報、多廠成功
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封裝測試廠（OSAT）
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封裝測試廠（OSAT）L1職稱：Assembly / Test Operator
能力：Die Attach、Wire Bond、AOI、Burn-in操作
認證：設備證照、判讀準確>95%
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封裝測試廠（OSAT）L2職稱：Module / Test Engineer
能力：封裝製程控制、ATE測試、Yield分析
認證：良率改善≥3%、覆蓋率≥98%
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封裝測試廠（OSAT）L3職稱：Senior Package / Integration Engineer
能力：CoWoS/HBM整合、FA分析、可靠度
認證：先進封裝專案、FA完整報告
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封裝測試廠（OSAT）L4職稱：Program Lead / Operation Manager
能力：CoWoS×HBM×ATE對齊、排程、SLA、IRR模型
認證：出貨≥98%、SLA≥99%
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封裝測試廠（OSAT）L5職稱：COO / CEO / Strategy Head
能力：全球封裝戰略、資本運作、客戶結構
認證：營收成長、市佔提升
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📌 一句話快速理解
等級 定義
L1 會做（Execution）
L2 能負責（Ownership）
L3 能設計＋控風險（Architecture + Risk）
L4 能帶專案（Program + KPI）
L5 能決定未來（Strategy + Capital）
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📘 半導體人才培育矩陣（橫軸 × 縱軸）
👉 橫軸（產業別）
• AI GPU IC設計
• 晶圓代工廠（Fab）
• 封裝測試廠（OSAT）
👉 縱軸（能力等級）
• L1（Operator / Junior）
• L2（Engineer / Owner）
• L3（Senior / Block Owner）
• L4（Program Lead）
• L5（Strategic / Board Level）
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🧠 第一章、L1（基礎執行層）
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🔹 AI GPU IC設計
1️⃣ 職稱
• Junior IC Designer
• RTL Engineer（初階）
2️⃣ 能力
• Verilog / SystemVerilog 基礎
• 基本模組（Adder / FSM / MUX）
• 模擬工具（VCS / ModelSim）
• Timing 基礎概念（setup/hold）
3️⃣ 認證
• RTL Coding Test（通過率 >90%）
• 基本模組設計實作（5個模組）
• Bug rate < 5%
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🔹 晶圓代工廠（Fab）
1️⃣ 職稱
• Equipment Operator
• Process Technician
2️⃣ 能力
• SOP 操作（光刻 / 蝕刻 / 薄膜）
• Alarm 判讀與回報
• FOUP / MES 基本操作
• 無塵室規範
3️⃣ 認證
• L1 操作證照
• 3個月觀察期
• 操作錯誤率 < 0.5%
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🔹 封裝測試（OSAT）
1️⃣ 職稱
• Assembly Operator
• Test Operator
2️⃣ 能力
• Die Attach / Wire Bond 基本操作
• AOI / X-ray 判讀基礎
• Burn-in 操作
• 異常回報（10分鐘內）
3️⃣ 認證
• 設備操作證照
• 不良判讀測試（準確率 >95%）
• 良率影響為 0
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🚀 第二章、L2（模組負責層）
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🔹 AI GPU IC設計
1️⃣ 職稱
• RTL Engineer
• Subsystem Owner
2️⃣ 能力
• Subsystem 設計（Cache / Interconnect）
• Timing Closure（Slack / Critical path）
• CDC / Reset / Power Domain
• 基本 PPA 優化
3️⃣ 認證
• Subsystem tape-in（成功率）
• Timing closure pass（無 violation）
• Bug rate < 2%
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🔹 晶圓代工廠（Fab）
1️⃣ 職稱
• Process Engineer
• Equipment Engineer
2️⃣ 能力
• SPC / Cpk ≥ 1.33
• DOE 實驗設計
• 良率分析（Defect Pareto）
• 機台參數優化
3️⃣ 認證
• DOE 報告（完整）
• 良率提升專案（≥5%）
• SPC 穩定度認證
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🔹 封裝測試（OSAT）
1️⃣ 職稱
• Module Engineer
• Test Engineer
2️⃣ 能力
• Wire Bond / Molding / Underfill 控制
• ATE 測試程式
• Burn-in profile 設計
• Yield 分析
3️⃣ 認證
• 良率改善專案（≥3%）
• 測試覆蓋率 ≥ 98%
• Defect root cause report
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🧩 第三章、L3（架構與風險層）
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🔹 AI GPU IC設計
1️⃣ 職稱
• Senior IC Designer
• Block Owner
2️⃣ 能力
• Block Architecture 設計（Datapath + Control）
• Power / IR Drop / Clock Tree
• Risk Matrix（Timing / Power / Yield）
• Tape-out signoff
3️⃣ 認證
• Block tape-out 成功
• PPA 達標（功耗 / 面積 / 性能）
• Risk 關閉率 ≥ 95%
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🔹 晶圓代工廠（Fab）
1️⃣ 職稱
• Senior Process Engineer
• Yield Engineer
2️⃣ 能力
• Yield 模型（e^-AD）
• 跨製程整合（Litho + Etch + Dep）
• 缺陷密度控制
• Stop-ship 初判
3️⃣ 認證
• 良率提升 ≥10%
• Defect density 降低
• War-room 參與經驗
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🔹 封裝測試（OSAT）
1️⃣ 職稱
• Senior Package Engineer
• Integration Engineer
2️⃣ 能力
• CoWoS / HBM 整合
• Warpage / Underfill / Reliability
• Failure Analysis（FA）
• 多站點協同
3️⃣ 認證
• CoWoS / 先進封裝專案經驗
• FA 報告（完整 root cause）
• 客戶認證通過
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🏗 第四章、L4（專案與營運層）
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🔹 AI GPU IC設計
1️⃣ 職稱
• Program Manager
• NPI Owner
2️⃣ 能力
• Tape-out 決策
• 跨部門整合（Design / PD / Package）
• KPI / Schedule 管控
• 客戶溝通
3️⃣ 認證
• Tape-out 成功率 ≥ 90%
• Schedule on-time ≥ 95%
• 客戶滿意度 ≥ 90%
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🔹 晶圓代工廠（Fab）
1️⃣ 職稱
• Line Manager
• Fab Integration Lead
2️⃣ 能力
• 整線產能（WIP flow）
• 瓶頸管理（EUV / Etch）
• Take-or-Pay 合約理解
• War-room 決策
3️⃣ 認證
• 產能提升 ≥15%
• Cycle time 降低
• Stop-ship 決策案例
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🔹 封裝測試（OSAT）
1️⃣ 職稱
• Program Lead
• Operation Manager
2️⃣ 能力
• CoWoS × HBM × ATE 對齊
• 排程（min()模型）
• SLA / 客戶管理
• IRR / 成本模型
3️⃣ 認證
• 出貨達成率 ≥ 98%
• 毛利達標
• SLA 達標（≥99%）
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🏛 第五章、L5（戰略與董事會層）
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🔹 AI GPU IC設計
1️⃣ 職稱
• Chief Architect
• VP of Engineering
2️⃣ 能力
• 節點選擇（N3 / N2 / A16）
• 架構路線（HBM / Chiplet / UCIe）
• 技術投資決策
• 市場定位（AI / HPC）
3️⃣ 認證
• 成功產品（量產）
• IRR ≥ 20%
• 技術路線正確性
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🔹 晶圓代工廠（Fab）
1️⃣ 職稱
• Fab Director
• COO / CTO
2️⃣ 能力
• 全球產能布局（台灣 / 美國 / 日本）
• CapEx 決策（EUV）
• 政策 / 地緣政治
• 主權算力戰略
3️⃣ 認證
• 投資回報（IRR）
• 多廠營運成功
• 政府/產業影響力
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🔹 封裝測試（OSAT）
1️⃣ 職稱
• COO / CEO
• Strategy Head
2️⃣ 能力
• 全球封裝佈局（CoWoS / 3D）
• AI 封測戰略
• 資本市場（REIT / IPO）
• 客戶結構（NVIDIA / 雲廠）
3️⃣ 認證
• 營收成長（CAGR）
• 全球市佔提升
• 資本運作成功
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📊 總結（一句話模型）
👉 L1–L5 本質
• L1：會做（Execution）
• L2：能負責（Ownership）
• L3：能設計 + 控風險（Architecture + Risk）
• L4：能帶專案（Program + KPI）
• L5：能決定未來（Strategy + Capital）
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📘 第六章｜半導體核心職位體系
（15大關鍵職位）
「產業不可替代的人才節點（Talent Critical Nodes）」
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🧠 6.1 AI GPU IC設計（5大職位）
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🔹 1. Junior RTL Engineer（L1）
① 職位定位
晶片設計最底層執行單位，負責將規格轉換為 RTL 模組。
② 日常工作
• 撰寫 RTL（FSM / FIFO / ALU）
• 建立 Testbench
• Debug simulation failure
• 修正 Lint / CDC 問題
③ 核心能力
• Verilog / SystemVerilog
• 數位電路（同步/非同步）
• Simulation flow（compile → run → debug）
④ 決策權
• 無架構決策權
• 僅限模組內實作選擇
⑤ 風險責任
• Coding bug
• 功能錯誤
⑥ KPI
• Simulation pass rate > 98%
• Bug rate < 5%
⑦ 認證
• RTL coding test
• 模組實作（≥5個）
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🔹 2. Subsystem Owner（L2）
① 職位定位
負責完整子系統（如 Cache / NoC / Memory Controller）
② 日常工作
• 定義 subsystem interface
• 管控 timing closure
• 與 PD / Verification 對齊
③ 核心能力
• Timing（Setup / Hold / Slack）
• CDC / Reset / Power domain
• Subsystem partition
④ 決策權
• Subsystem 架構選擇
• Timing策略
⑤ 風險責任
• Timing violation
• Integration mismatch
⑥ KPI
• Timing closure 成功率
• 無 critical violation
⑦ 認證
• Tape-in 成功
• Timing signoff
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🔹 3. Block Owner（L3）
① 職位定位
負責 GPU 關鍵區塊（如 Tensor Core / SM）
② 日常工作
• 設計 datapath / control
• 制定 power / clock策略
• 建立 Risk matrix
③ 核心能力
• Architecture design
• IR drop / power integrity
• PPA trade-off
④ 決策權
• Block 架構
• 功耗 / 性能取捨
⑤ 風險責任
• Tape-out failure
• 功耗超標
⑥ KPI
• PPA 達標
• Tape-out 成功率
⑦ 認證
• Block tape-out
• Risk closure ≥95%
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🔹 4. NPI Program Manager（L4）
① 職位定位
負責晶片從設計 → Tape-out → 量產
② 日常工作
• 管控 schedule
• 跨部門整合（Design × Fab × OSAT）
• 客戶對接
③ 核心能力
• Program management
• KPI dashboard
• 風險管理
④ 決策權
• Tape-out 時機
• 資源分配
⑤ 風險責任
• 延期
• 客戶違約
⑥ KPI
• On-time ≥95%
• 客戶滿意 ≥90%
⑦ 認證
• 專案成功交付
• KPI達標
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🔹 5. Chief Architect（L5）
① 職位定位
決定產品技術與市場方向（公司級）
② 日常工作
• 定義 GPU 架構（HBM / Chiplet）
• 決策製程（N3 / N2 / A16）
• 投資技術路線
③ 核心能力
• Architecture vision
• 技術 × 市場 × 財務整合
• 長期roadmap
④ 決策權
• 技術方向
• 投資決策
⑤ 風險責任
• 技術選錯
• 市場失敗
⑥ KPI
• 市佔率
• IRR
⑦ 認證
• 成功量產產品
• IRR ≥20%
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🏭 6.2 晶圓代工（Fab）（5大職位）
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🔹 6. Equipment Operator（L1）
① 職位定位
Fab 現場操作執行者，確保機台依 SOP 穩定運行
② 日常工作
• 機台操作（Lot in/out）
• Recipe 確認
• Alarm 回報
• MES 操作
③ 核心能力
• SOP 執行
• 無塵室規範
• Alarm 判讀
④ 決策權
• 可停止操作並回報
• 不可調整參數
⑤ 風險責任
• 操作錯誤
• 未回報異常
⑥ KPI
• 錯誤率 <0.5%
• SOP 遵循率
⑦ 認證
• 設備操作證照
• 現場實作考核
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🔹 7. Process Engineer（L2）
① 職位定位
製程穩定與參數控制工程師
② 日常工作
• Recipe 調整
• SPC 監控
• DOE 實驗
• 異常排除
③ 核心能力
• SPC / Cpk
• DOE
• 製程物理
④ 決策權
• 製程參數調整
• SPC limit
⑤ 風險責任
• 製程失控
• 參數錯誤
⑥ KPI
• Cpk ≥1.33
• 良率提升
⑦ 認證
• DOE 專案
• SPC 分析報告
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🔹 8. Yield Engineer（L3）
① 職位定位
良率主責與缺陷分析核心
② 日常工作
• Yield trend 分析
• Defect pattern
• Root cause
• FA 協作
③ 核心能力
• Yield model
• 缺陷機理
• 數據分析
④ 決策權
• 良率改善方向
• Hold 建議
⑤ 風險責任
• 誤判 root cause
• 漏判良率問題
⑥ KPI
• Yield +10%
• defect 降低
⑦ 認證
• Yield 改善專案
• FA 案例
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🔹 9. Fab Integration Lead（L4）
① 職位定位
整線營運與產能決策核心
② 日常工作
• WIP 管理
• bottleneck 分析
• 排程優化
• Stop-ship 判斷
③ 核心能力
• 產能模型
• Trade-off
• 系統整合
④ 決策權
• 排程
• 資源配置
• 停線建議
⑤ 風險責任
• 交期失敗
• 產能失衡
⑥ KPI
• OTIF ≥95%
• Cycle time
⑦ 認證
• 整線優化專案
• Stop-ship 案例
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🔹 10. Fab Director（L5）
① 職位定位
晶圓廠戰略與資本決策者
② 日常工作
• CapEx 投資
• 產能布局
• 客戶策略
③ 核心能力
• IRR / NPV
• 全球布局
• 政策理解
④ 決策權
• 建廠
• 投資
• 節點導入
⑤ 風險責任
• 投資失敗
• 市場誤判
⑥ KPI
• IRR
• 利用率
• 市佔
⑦ 認證
• 成功建廠案例
• 財務績效
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📦 6.3 封裝測試（OSAT）（5大職位）
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🔹 11. Assembly Operator（L1）
① 職位定位
封裝製程執行者（Die Attach / Wire Bond）
② 日常工作
• Die attach
• Wire bond
• AOI 判讀
③ 核心能力
• 精密操作
• 缺陷辨識
④ 決策權
• 停機回報
⑤ 風險責任
• Void / Lift
• 誤判缺陷
⑥ KPI
• 判讀準確率 >95%
⑦ 認證
• 設備操作
• 判讀測試
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🔹 12. Test Engineer（L2）
① 職位定位
測試開發與電性品質控制
② 日常工作
• ATE 程式開發
• Burn-in
• 測試分析
③ 核心能力
• Test coverage
• 電性理解
④ 決策權
• 測試流程
⑤ 風險責任
• 漏測 / 誤殺
⑥ KPI
• Coverage ≥98%
• Escape rate
⑦ 認證
• 測試程式專案
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🔹 13. Package Integration Engineer（L3）
① 職位定位
CoWoS / HBM 封裝整合核心
② 日常工作
• 封裝設計
• Warpage 控制
• FA 分析
③ 核心能力
• 多物理場
• 材料
• 封裝架構
④ 決策權
• 封裝設計
• 製程流程
⑤ 風險責任
• Warpage
• HBM fail
⑥ KPI
• Assembly yield
• Reliability
⑦ 認證
• CoWoS 專案
• FA 報告
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🔹 14. OSAT Program Lead（L4）
① 職位定位
封裝專案交付負責人
② 日常工作
• 排程
• SLA 管控
• 客戶管理
③ 核心能力
• Program management
• Trade-off
④ 決策權
• 排程
• 出貨策略
⑤ 風險責任
• 延期
• 品質問題
⑥ KPI
• 出貨 ≥98%
• SLA ≥99%
⑦ 認證
• 完整專案
• War-room 經驗
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🔹 15. OSAT Strategy Head（L5）
① 職位定位
全球封裝戰略與資本決策者
② 日常工作
• CapEx
• 技術路線
• 客戶戰略
③ 核心能力
• 資本配置
• 市場洞察
④ 決策權
• 投資
• 產能布局
⑤ 風險責任
• 投資錯誤
• 技術落後
⑥ KPI
• IRR
• 市佔率
⑦ 認證
• 投資成功
• 技術導入
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📊 6.4 核心洞察
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👉 關鍵結論
1️⃣ 15個職位 ≠ HR分類
👉 是「產業存亡節點」
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2️⃣ 最稀缺職位
職位 原因
Block Owner 架構 + 風險
Yield Engineer 良率核心
Package Integration CoWoS瓶頸
Program Lead 對齊能力
Chief Architect 戰略決策
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3️⃣ 最關鍵能力
👉 跨層整合能力
• IC設計 × 封裝 × 製程
• 技術 × 財務 × 供應鏈
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👉 一句話本質
👉 15個職位 = 半導體產業「15個關鍵控制點」
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