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先進封裝測試
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先進封裝測試（Advanced Packaging & Test）全景解析
先進封裝測試不再只是「封好、測過」的後段流程，而是 決定 AI/HPC 晶片是否能真正出貨的關鍵瓶頸。
特別是在 2.5D / 3D / Chiplet / HBM 架構下，封裝 × 測試 × 燒機已成為算力交付的最終關卡。
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一、先進封裝主流型態
1️⃣ 2.5D 封裝（CoWoS / Interposer）
代表技術
• 台積電 CoWoS
• ASE Technology Holding VIPack
• Amkor Technology 2.5D 解決方案
應用
• AI GPU（如 H100/H200/B300）
• HPC 加速器
• 高頻寬 HBM 整合
測試重點
• Micro-bump 連通性
• HBM stack 功能完整性
• 高功耗熱循環可靠度
• Interposer 缺陷檢測
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2️⃣ 3D 封裝（Hybrid Bonding / TSV）
關鍵技術
• Hybrid Bonding（無凸塊銅對銅鍵合）
• TSV（Through-Silicon Via）
• Die-to-Die stacking
測試難度
• 中層 die 幾乎不可探針
• 必須使用 Built-In Self Test (BIST)
• 對準誤差 < 微米級
• 內層熱應力問題
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3️⃣ Chiplet 架構（UCIe / Die-to-Die）
核心概念
• 多顆小晶片組成一顆大晶片
• 使用 UCIe 高速介面
• 提升良率與模組彈性
測試挑戰
• Known Good Die (KGD) 驗證
• 高速 SerDes 訊號完整性
• Die-to-Die 延遲匹配
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二、先進封裝測試流程全圖
晶圓測試 (CP)
↓
Die sort (KGD)
↓
封裝 (TCB / Hybrid / Flip chip)
↓
X-ray / AOI / SAM
↓
ATE 功能測試
↓
Burn-in (高溫高功率)
↓
System-level test (SLT)
↓
出貨
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三、三大測試瓶頸（AI GPU 時代）
① ATE 測試時間暴增
AI GPU：
• 測試時間從 30 分鐘 → 2–6 小時
• HBM IO 測試通道數暴增
• 功耗 > 700W
主要供應商：
• Advantest
• Teradyne
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② Burn-in Rack 變算力瓶頸
AI GPU Burn-in：
• 高溫 125°C
• 高功率 load
• 48–72 小時
問題：
• 機櫃供電不足
• 液冷不足
• Rack 位數不足
👉 未來 3 年 AI 出貨不被 wafer 卡
而是被 Burn-in rack 卡。
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③ CoWoS WIP 週期拉長
• Interposer 良率
• TCB cycle time
• Underfill curing 時間
WIP（Work In Process）壓力成倍增加。
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四、產能 × 財務模型（AI 封測線示意）
以 2,000 WPM CoWoS AI 線為例：
項目 數值
年產出 約 24,000 片
ASP $25,000 / package
年營收 ~$600M
毛利 35–45%
CapEx $800M–1.2B
IRR 18–28%（緊缺期更高）
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五、先進封裝測試產業格局
類型 公司
IDM+封裝 Samsung Electronics
Foundry+封裝 TSMC
OSAT ASE Technology Holding / Amkor Technology
設備 Applied Materials / Lam Research
測試機台 Advantest / Teradyne
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六、未來趨勢（2026–2030）
🔵 1️⃣ 2.5D → 3D SoIC
• 堆疊更多 logic die
• 低功耗互連
🔵 2️⃣ 測試轉向系統級
• SLT 比重增加
• 模擬實際 AI workload
🔵 3️⃣ 封測資本密集化
• 單線 > 10 億美元
• 進入高門檻寡占市場
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七、結論
先進封裝測試的本質已改變：
它不再是成本中心，而是算力交付的控制閥。
未來 AI 晶片競爭：
• 有 N2 ≠ 能出貨
• 有 CoWoS ≠ 能燒機
• 有 HBM ≠ 測得完
只有當：
Wafer × HBM × CoWoS × ATE × Burn-in
= 同步對齊
GPU 才真正存在。
